【摘要】： 多�；鶐幚砥魇且环N兼容多標(biāo)準(zhǔn)的通信平臺。由于其靈活可配置,正漸漸成為未來通信設(shè)備的發(fā)展方向�？焖俑道锶~變換(FFT)及其反變換(IFFT)是數(shù)字信號處理中常用的工具,廣泛應(yīng)用于各種通信系統(tǒng),特別是基于正交頻分復(fù)用(OFDM)技術(shù)的通信系統(tǒng)。因此,對于上述多�；鶐幚砥�,多模FFT加速器是必不可少的。它可以減輕系統(tǒng)中其它處理器的運(yùn)算量從而保持整個系統(tǒng)的性能。本文的研究目標(biāo)是設(shè)計適用于多標(biāo)準(zhǔn)基帶處理器的多模FFT加速器,并滿足目前主流的通信標(biāo)準(zhǔn)要求,如IEEE 802.11,IEEE 802.16(WiMAX),DVT-T/H,CMMB等。 本文首先在算法級,研究了FFT運(yùn)算的各種分解方法,并從硬件實現(xiàn)的角度分析比較了這些算法。還針對FFT計算的有限字長問題,提出了一種優(yōu)化的數(shù)據(jù)縮放方法,從而在高層次上進(jìn)行低復(fù)雜度的設(shè)計。其次,本文在結(jié)構(gòu)級研究了兩種常用的FFT處理器結(jié)構(gòu)——基于存儲器的結(jié)構(gòu)和流水線結(jié)構(gòu)。在此基礎(chǔ)上,設(shè)計了兩種針對不同應(yīng)用的多模FFT加速器——高速應(yīng)用和低功耗低成本應(yīng)用。對于高速的設(shè)計,本文優(yōu)化了SDF的流水線結(jié)構(gòu)以提高其工作頻率,并設(shè)計了一種流水線劃分方案以提高不同F(xiàn)FT模式的硬件復(fù)用。對低功耗低成本的設(shè)計,本文提出了一種雙路并行處理的數(shù)據(jù)通路和一種高效的存儲器復(fù)用方案,有效節(jié)省了硬件面積和功耗。此外,在模塊級,針對多模的要求,本文從面積和功耗的角度出發(fā),采用了一些設(shè)計方法提高硬件的復(fù)用度。最后,介紹了本設(shè)計的VLSI實現(xiàn)、驗證以及芯片測試結(jié)果等。 本文的兩個設(shè)計都進(jìn)行了FPGA驗證,并用ASIC方式實現(xiàn)。其中高速的設(shè)計方案,支持2~2到2~13(共12種模式)變長度FFT運(yùn)算,在SMIC 0.13-μm CMOS工藝下進(jìn)行了邏輯綜合和版圖設(shè)計,峰值頻率可達(dá)400MHz,核面積為2.7 mm~2,經(jīng)版圖后仿,20MHz下的功耗為17.85mW。低功耗低成本的設(shè)計方案,支持8192/4096/2048三種變長度FFT運(yùn)算,吞吐量滿足DVB-T/H標(biāo)準(zhǔn),在SMIC0.18-μm CMOS工藝下進(jìn)行了流片,核面積為2.83mm~2,20MHz下的功耗為25.8mW。以上兩個設(shè)計在10bit輸入13bit輸出的條件下,8192點(diǎn)FFT的量化噪聲比(SQNR)可達(dá)到53.17dB。
【圖文】：

經(jīng)過以上VLSI設(shè)計和驗證過程后，對所設(shè)計的兩種多模FFT加速器進(jìn)行了芯片物理設(shè)計。其中低成本低功耗的設(shè)計方案進(jìn)行了完整的芯片(流片)實施，高性的方案進(jìn)行了芯片版圖設(shè)計以及版圖后仿。圖5一3(a)和圖5一3(b)分別為本文低功耗低成本設(shè)計方案的芯片的版圖和照片。該芯片采用了 SMJC0.18“mcMos工藝，芯片的核心面積是 1.37x2.07mm2，加上隊D后整個芯片的面積為 2.31x3mm“，芯片加電源和地共120個管腳，其中有效管腳79個，18個管腳用于芯片測試，13個管腳為電源和地，由于PAD密度過大

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【學(xué)位授予單位】：復(fù)旦大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2009
【分類號】：TP332

【共引文獻(xiàn)】

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本文編號：2704431