【摘要】： 嵌入式CPU作為SoC設計中最重要最關鍵的IP,其研發(fā)受到了廣泛關注。本文主要圍繞CKCORE國產(chǎn)32位嵌入式CPU的研制,對其體系結構、核心模塊、驗證流程,以及SoC平臺等多項關鍵技術進行了深入研究。 本文自主設計了32位嵌入式CPU的微體系結構,解決了亂序執(zhí)行和快速退休、分支預測、寫緩存、CPU硬核化等核心技術,實現(xiàn)了高性能低功耗的CK510。本文進一步研究了基于超標量體系的CK610,提出了投機執(zhí)行、非阻塞指令發(fā)射和數(shù)據(jù)訪問、硬件保留棧,以及動態(tài)可配置的CACHE回寫等關鍵技術,大幅提升了性能。CK510/CK610按行業(yè)標準實現(xiàn)了硬核化,其主要技術指標與國際同檔嵌入式CPU相當。 針對多媒體增強單元設計,本文提出了宏單元分段共享的SIMD運算框架,通過基本乘法和加法逐層構建不同寬度的SIMD運算單元,有效解決了傳統(tǒng)方法部分積過多,控制復雜和進位鏈延時大的缺點。設計了DSP擴展單元,提出了運算延時量化的流水線劃分、全流水執(zhí)行與結果回寫、非阻塞發(fā)射與亂序執(zhí)行,以及指令提前退休和延遲回寫等多項關鍵技術,有效提升了多媒體應用性能。 針對內(nèi)存管理單元設計,本文提出一種基于全綜合設計流程的分組匹配TLB方法,設計了全流水的TLB存儲單元訪問機制和初始地址預測,加速了TLB表項查詢速度。高性能低功耗兩級TLB訪問機制,實現(xiàn)了訪問速度與訪問容量的優(yōu)勢互補。本文同時提出了軟件透明的動態(tài)頁面合并技術,提高了uTLB表項的地址轉換效率。 針對CPU的設計驗證,本文重點研究了一種新的等價性驗證流程及其驗證系統(tǒng)ZDFV。ZDFV的核心由面向RTL級驗證工具、面向門級驗證工具,以及面向驗證的綜合工具組成。在對各種驗證引擎深入研究的基礎上,ZDFV提出了無依賴性割集和量化、鎖存器匹配、混合SAT等多種驗證方法,有效提升了處理器的驗證效率。 本文設計了基于自主CPU的SoC開發(fā)平臺。平臺以SPIRIT標準規(guī)范IP的特征,以XML標準描述目標SoC,可快速靈活的兼容任意遵從AMBA協(xié)議的功能模塊,自動完成IP集成。在給定體系架構和約束的情況下,平臺可自動生成RTL及FPGA仿真驗證平臺,支持軟硬件協(xié)同設計,從而確保系統(tǒng)集成的正確和高效。
【學位授予單位】：浙江大學
【學位級別】：博士
【學位授予年份】：2009
【分類號】：TP332

【引證文獻】

相關期刊論文 前2條

1 武淑麗;孟建熠;王榮華;嚴曉浪;葛海通;;基于預測緩存的低功耗TLB快速訪問機制[J];計算機應用研究;2011年08期

2 莫鵬飛;陳志堅;楊軍;黃歡歡;;嵌入式處理器的在線調(diào)試器設計與實現(xiàn)[J];計算機應用與軟件;2012年12期

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本文編號：2698549