【摘要】： 隨著計(jì)算機(jī)算法研究的不斷深入,算法的運(yùn)算復(fù)雜度也隨之增加,要求處理器具有更高的運(yùn)算能力。而相比于傳統(tǒng)的處理器系統(tǒng)結(jié)構(gòu),異構(gòu)多核結(jié)構(gòu)更加適合高性能計(jì)算的要求。它在一個(gè)芯片上集成若干不同的處理核,并針對(duì)不同領(lǐng)域的運(yùn)算需求優(yōu)化處理核,以得到更高的計(jì)算性能。其中,RISC+DSP的異構(gòu)多核結(jié)構(gòu)已經(jīng)越來(lái)越多的引起了學(xué)術(shù)界的關(guān)注。 本文在目前流行的RISC+DSP的基礎(chǔ)上,提出了一種基于片上互聯(lián)網(wǎng)絡(luò)的RISC加多DSP的異構(gòu)多核處理器結(jié)構(gòu),并設(shè)計(jì)了該結(jié)構(gòu)的片上通信系統(tǒng)模型。本文還給出了設(shè)計(jì)結(jié)構(gòu)在SoCLib系統(tǒng)仿真平臺(tái)上的實(shí)現(xiàn)方案,并將該結(jié)構(gòu)運(yùn)行離散余弦變換得到的數(shù)據(jù)與在其它結(jié)構(gòu)上的運(yùn)行數(shù)據(jù)相比較,實(shí)驗(yàn)表明本文的設(shè)計(jì)方案在處理大數(shù)據(jù)量的計(jì)算密集型任務(wù)時(shí)具有明顯的性能優(yōu)勢(shì),驗(yàn)證了該異構(gòu)多核設(shè)計(jì)方案的正確性和高效性。
【圖文】：

圖 1 IBM Power4 和 Power5 雙核處理器[4]Fig 1 IBM Power4 and Power5 Dual-Core Processors[4]在 X86 微處理器領(lǐng)域，AMD 公司在 2005 年 4 月推出雙核處理器 Opteron[14]，專用于服務(wù)器和工作站。Opteron 引入 HyperTransport 超傳輸技術(shù)來(lái)消除傳統(tǒng)的前端總線瓶頸，降低了內(nèi)存的訪問(wèn)延遲。緊接著 AMD 又推出了 Athlon 64 X2 雙核處理器用于 PC 領(lǐng)域[15]。英特爾在 AMD之后也推出了雙核 Xeon 以及雙核 Pentium D，隨后 Intel 公司又推出包含了 2 個(gè)處理器核心用于桌面 PC 領(lǐng)域的 Core 2 Duo 處理器[16]，以及包含 4 個(gè)核心用于服務(wù)器的 Xeon 處理器[17]。除此之外，還有美國(guó) SUN 公司出品的 Niagara 和 UltraSPARC Ⅳ+[18]，MIT 的 RAW 處理器[9]典型的同構(gòu)多核處理器，它們的系統(tǒng)結(jié)構(gòu)與上圖也所示結(jié)構(gòu)類似。2.1.2 異構(gòu)多核結(jié)構(gòu)異構(gòu)多核指一塊處理器芯片包含多個(gè)不同的處理核，此類處理器的相關(guān)技術(shù)仍在研究階段，商業(yè)化產(chǎn)品較少。目前，異構(gòu)多核處理器主要有以下兩種設(shè)計(jì)路線，一是基于性能差異化的設(shè)計(jì)。這種設(shè)計(jì)也

性能不同的處理核，組合成一個(gè)異構(gòu)多核處理器。性能的不同也就意味著能耗的差異，面對(duì)不同負(fù)荷量的任務(wù)可以使用不同的處理核，從而達(dá)到對(duì)芯0]。 處理器業(yè)界最著名的異構(gòu)多核處理器當(dāng)屬由索尼、東芝、IBM 聯(lián)合開(kāi)發(fā)，于 20器。這款處理器既被應(yīng)用到索尼的 Play Station3 產(chǎn)品上。2 所示，CELL 處理器中包含了 1 個(gè)通用 64 位 Power 處理器單元（PowPE）和 8 個(gè)協(xié)作處理器單元（Synergistic Processor Element，，SPE）。所有制器、I/O 控制器通過(guò) 1 條元件互連總線（Element Interconnect Bus, EIB）
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2009
【分類號(hào)】：TP332

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本文編號(hào)：2697294