【摘要】：隨著集成電路的發(fā)展,單個(gè)芯片上可集成的處理核心越來(lái)越多。與單核相比,多核系統(tǒng)擁有更高的能源效率和計(jì)算性能,但不同核心的數(shù)據(jù)拷貝會(huì)導(dǎo)致緩存一致性問(wèn)題。隨著核心數(shù)量的增長(zhǎng),系統(tǒng)結(jié)構(gòu)由多核變?yōu)楸姾?維護(hù)一致性需要的硬件開(kāi)銷(xiāo)和網(wǎng)絡(luò)流量迅速增長(zhǎng)。同時(shí),由于大多數(shù)應(yīng)用中核心節(jié)點(diǎn)的數(shù)據(jù)交互是非全局的,而常規(guī)片上網(wǎng)絡(luò)的節(jié)點(diǎn)卻是全局訪(fǎng)問(wèn),因此眾核的片上網(wǎng)絡(luò)設(shè)計(jì)也存在冗余。針對(duì)多數(shù)應(yīng)用中節(jié)點(diǎn)非全局交互的特點(diǎn),文章實(shí)現(xiàn)了一種橫縱路獨(dú)立、數(shù)據(jù)全局共享的低功耗眾核處理器。該處理器主要采用數(shù)據(jù)共享方案,設(shè)置分區(qū)排布、全局共享的數(shù)據(jù)緩存結(jié)構(gòu),系統(tǒng)的每個(gè)節(jié)點(diǎn)核心包含統(tǒng)一的對(duì)外接口,核心間的數(shù)據(jù)緩存可以相互訪(fǎng)問(wèn)。面向節(jié)點(diǎn)非全局交互應(yīng)用,還設(shè)計(jì)了橫縱路區(qū)分的片上網(wǎng)絡(luò)結(jié)構(gòu)和加速鄰近核心數(shù)據(jù)交互的局部互連結(jié)構(gòu)。同時(shí),由于眾核結(jié)構(gòu)中多個(gè)核心同時(shí)運(yùn)作會(huì)引起高發(fā)熱,因此設(shè)計(jì)中加入了基于Power Gating關(guān)斷技術(shù)的低功耗解決方案,使系統(tǒng)的每個(gè)節(jié)點(diǎn)核心可靈活地工作在高性能模式、精簡(jiǎn)模式和睡眠模式。首先使用System Verilog語(yǔ)言對(duì)設(shè)計(jì)進(jìn)行硬件實(shí)現(xiàn),然后使用Verilog Compile Simulator工具對(duì)系統(tǒng)及各模塊進(jìn)行功能仿真,再通過(guò)Design Compiler工具進(jìn)行綜合,最后使用Prime Time PX工具進(jìn)行功耗分析。因?yàn)橄到y(tǒng)采用數(shù)據(jù)全局共享方案,省去了維護(hù)緩存一致性的目錄等結(jié)構(gòu),設(shè)計(jì)的數(shù)據(jù)緩存部分可以節(jié)省10.96%到34.686%的硬件開(kāi)銷(xiāo)。眾核處理器在8*8規(guī)模下與單個(gè)核心相比有29.157倍的性能提升。此外,由于系統(tǒng)加入了低功耗設(shè)計(jì),節(jié)點(diǎn)核心在精簡(jiǎn)模式下可降低40.3 84%的功耗,在睡眠模式下幾乎不產(chǎn)生功耗,整個(gè)系統(tǒng)的功耗會(huì)隨著應(yīng)用中簡(jiǎn)單運(yùn)算占比的增加而降低。
【圖文】：

1 緒論 緒論.1 研究背景.1.1 眾核結(jié)構(gòu)自 1978 年至今，處理器的性能已經(jīng)提升了約一百萬(wàn)倍，但是近年來(lái)的一些趨勢(shì)讓通用處理器的演進(jìn)遇到了瓶頸。通用處理器的性能提升一般采用指令級(jí)并行，處理器一次執(zhí)行多條指令來(lái)提高執(zhí)行效率。但是隨著結(jié)構(gòu)復(fù)雜度的升高，指令級(jí)并行已經(jīng)到頸。而且近年來(lái) Dennard Scaling 規(guī)律不再有效，芯片功耗急劇上升，同時(shí)摩爾定律，單核的性能提升逐漸變慢，圖 1-1 中單核處理器的速度進(jìn)化趨勢(shì)也印證了這一點(diǎn)986 年到 2003 年間，單核處理器的性能以每年 50%以上的速度增長(zhǎng)，而 2005 年后這度降至每年 20%左右[1]。

.1.2 Cache 技術(shù)隨著集成電路的發(fā)展，處理器運(yùn)算速度與內(nèi)存讀寫(xiě)速度的差距越來(lái)越大，如圖 1-2 所。圖中以 1980 年的性能作為基準(zhǔn)，將處理器運(yùn)算和內(nèi)存讀寫(xiě)間的性能差距隨時(shí)間的推進(jìn)行了展示，其中Y軸采用對(duì)數(shù)刻度展示了不同年份兩種性能與基準(zhǔn)性能的倍數(shù)關(guān)系。圖中可以看出，在快速發(fā)展時(shí)期處理器能保證每年 50%以上的性能提升，但內(nèi)存讀寫(xiě)性的提升只有每年 10%左右，，存儲(chǔ)器的性能成為處理器發(fā)展的瓶頸[7]。為了協(xié)調(diào)處理器運(yùn)算能力和內(nèi)存讀寫(xiě)能力的不平衡，研究者們提出了 Cache 技術(shù)，但這種存儲(chǔ)結(jié)構(gòu)設(shè)置為共享還是私有又是一個(gè)問(wèn)題[8]。隨著系統(tǒng)核心的增多，多/眾核處理中進(jìn)/線(xiàn)程之間存在相關(guān)性，導(dǎo)致不同核心的數(shù)據(jù)存儲(chǔ)間存在 Cache 一致性問(wèn)題[9]。而決這一問(wèn)題需要一種保持不同緩存間內(nèi)容一致的方法[10-12]。若每個(gè)核心擁有私有緩存統(tǒng)需要強(qiáng)制將所有緩存中相同數(shù)據(jù)的副本統(tǒng)一，保證讀操作時(shí)系統(tǒng)始終返回?cái)?shù)據(jù)的最值[13]。通�？刹捎脤�(xiě)無(wú)效或?qū)懜虏呗�，�?xiě)更新是將每個(gè)核心的寫(xiě)入數(shù)據(jù)發(fā)送到可能具此塊的所有其他高速緩存，并且更新它們的值。寫(xiě)無(wú)效是在把數(shù)據(jù)寫(xiě)入緩存后，將所有有此數(shù)據(jù)的緩存副本置為無(wú)效。
【學(xué)位授予單位】：西安理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2019
【分類(lèi)號(hào)】：TP332

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本文編號(hào)：2670893