本文關(guān)鍵詞：多FPGA原型驗證平臺關(guān)鍵模塊的設(shè)計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：作為計算機系統(tǒng)里最關(guān)鍵的部件,微處理器的設(shè)計和制造一直是計算機領(lǐng)域研究的重點和熱點。在微處理器40多年的發(fā)展歷史上,超標(biāo)量是一座重要的里程碑,它使得處理器內(nèi)核實現(xiàn)了指令級并行,大大提高了相同的主頻下CPU指令的處理速度。處理器的性能也有了革命性的提升。目前為止,超標(biāo)量處理器仍然是最重要的處理器之一。從1971年第一塊微處理器芯片4004誕生以來,微處理器一直按照著名的摩爾定律發(fā)展著。主頻從最初的小于1MHz提高到現(xiàn)在的大于1GHz,處理器中晶體管的集成數(shù)量也有了大規(guī)模的增加,目前已經(jīng)到了幾十億只。處理器的設(shè)計也越來越復(fù)雜,對處理器設(shè)計進行驗證和調(diào)試的難度也越來越大。當(dāng)前,越來越多的設(shè)計者選擇搭建單個或多個FPGA的原型驗證平臺進行微處理器設(shè)計的驗證工作。據(jù)Mentor公司的調(diào)查研究,在工業(yè)界中,選擇FPGA搭建原型驗證系統(tǒng)的企業(yè)已經(jīng)由2007年的41%提高到了2010年的55%。相對于軟件仿真,FPGA的原型驗證具有更高的覆蓋率而且設(shè)計者還可以進行真實的操作。本文面向超標(biāo)量處理器,研究了多FPGA原型驗證系統(tǒng)的一些關(guān)鍵模塊的設(shè)計和實現(xiàn),實現(xiàn)了系統(tǒng)中FPGA與外部存儲設(shè)備的連接,并在此基礎(chǔ)上構(gòu)建了一個搭載4顆FPGA的原型驗證系統(tǒng),然后用實際的X處理器設(shè)計對該4顆FPGA原型驗證平臺的功能和性能進行了評估�？偨Y(jié)全文,本文主要對多FPGA原型驗證平臺的某些關(guān)鍵模塊做了一些設(shè)計與實現(xiàn)工作,主要是以下五個方面:1、總結(jié)文獻資料,從FPGA的概念開始,到FPGA的開發(fā)流程、FPGA原型系統(tǒng)驗證、再到FPGA的未來的研究與發(fā)展方向,最后對多FPGA系統(tǒng)的概念以及多FPGA系統(tǒng)的開發(fā)流程進行了系統(tǒng)的描述。2、多FPGA系統(tǒng)的時鐘同步方案的研究與實現(xiàn)。描述了FPGA的內(nèi)部時鐘結(jié)構(gòu),并且在4顆FPGA原型驗證系統(tǒng)的基礎(chǔ)上,實現(xiàn)了一種基于MMCM(混合模式時鐘管理器)的時鐘同步配置方案。3、分析研究并實現(xiàn)了多FPGA系統(tǒng)FPGA之間的互連模塊�；赬ilinx Virtex-7XC7V2000TFLG1925的FPGA芯片,在2顆以及4顆FPGA互連平臺上實現(xiàn)了多FPGA時分復(fù)用互連模塊,利用約100個數(shù)據(jù)傳輸通道滿足了多達數(shù)十倍信號數(shù)量的通信需求。4、完成了多FPGA原型驗證系統(tǒng)與外部存儲設(shè)備連接控制器的設(shè)計實現(xiàn)�；赬ilinx Virtex-7 XC7V2000TFLG1925的FPGA芯片,對FPGA與外部存儲設(shè)備Flash的連接進行了研究,并且利用串口(UART)傳輸實現(xiàn)了對SPI Flash的讀寫。5、對本文中實際搭建的4顆FPGA原型驗證系統(tǒng)的軟硬件進行了介紹,并在該平臺上對設(shè)計實現(xiàn)的各個模塊進行了功能和性能測試。
【關(guān)鍵詞】：超標(biāo)量處理器 多FPGA系統(tǒng) 原型驗證系統(tǒng) 時鐘同步 時分復(fù)用 外設(shè)
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TP332
【目錄】：

• 摘要10-12
• ABSTRACT12-14
• 第一章 緒論14-18
• 1.1 引言14-15
• 1.2 研究的意義15-16
• 1.3 研究的挑戰(zhàn)16
• 1.4 本文的主要工作16-17
• 1.5 論文結(jié)構(gòu)17-18
• 第二章 多FPGA系統(tǒng)的技術(shù)背景18-28
• 2.1 FPGA基礎(chǔ)介紹18-23
• 2.1.1 FPGA概述18-19
• 2.1.2 FPGA的芯片結(jié)構(gòu)19-21
• 2.1.3 V7系列FPGA的特點21-22
• 2.1.4 FPGA系統(tǒng)的設(shè)計開發(fā)流程22-23
• 2.2 FPGA原型系統(tǒng)驗證23-24
• 2.3 FPGA的研究發(fā)展趨勢24-25
• 2.3.1 FPGA芯片技術(shù)發(fā)展趨勢24-25
• 2.3.2 未來EDA設(shè)計方法的發(fā)展趨勢25
• 2.4 多FPGA系統(tǒng)的設(shè)計開發(fā)流程25-27
• 2.5 本章小結(jié)27-28
• 第三章 多FPGA系統(tǒng)的時鐘同步方案的實現(xiàn)研究28-38
• 3.1 FPGA的時鐘結(jié)構(gòu)28-32
• 3.1.1 FPGA時鐘樹28-29
• 3.1.2 V7的時鐘資源29-32
• 3.2 多FPGA的時鐘同步32-34
• 3.2.1“工”字形布線32
• 3.2.2 FPGA外部時鐘樹32-33
• 3.2.3 基于MMCM的全局時鐘同步33-34
• 3.3 多FPGA原型驗證平臺的時鐘系統(tǒng)介紹34-36
• 3.3.1 時鐘系統(tǒng)構(gòu)成34-35
• 3.3.2 時鐘系統(tǒng)測試35-36
• 3.4 本章小結(jié)36-38
• 第四章 多FPGA系統(tǒng)的互連模塊的研究38-50
• 4.1 時分復(fù)用的基本思想38
• 4.2 時鐘源同步數(shù)據(jù)傳輸38-39
• 4.3 多FPGA系統(tǒng)互連結(jié)構(gòu)研究39-41
• 4.3.1 線陣結(jié)構(gòu)39
• 4.3.2 網(wǎng)格結(jié)構(gòu)39-40
• 4.3.3 虛擬連接技術(shù)40-41
• 4.4 多FPGA原型驗證系統(tǒng)的互連結(jié)構(gòu)的設(shè)計與實現(xiàn)41-47
• 4.4.1 系統(tǒng)總體方案設(shè)計41-42
• 4.4.2 時鐘復(fù)位延時控制單元42-43
• 4.4.3 信號發(fā)送單元43-45
• 4.4.4 信號接收單元整體設(shè)計45-46
• 4.4.5 位對齊、字對齊模塊設(shè)計46-47
• 4.5 多FPGA原型驗證系統(tǒng)的互連結(jié)構(gòu)設(shè)計測試47-48
• 4.6 本章小結(jié)48-50
• 第五章 多FPGA系統(tǒng)的連接外部存儲設(shè)備控制器的實現(xiàn)50-58
• 5.1 總體方案設(shè)計50-51
• 5.2 控制器設(shè)計51-55
• 5.2.1 UART部分51-53
• 5.2.2 控制總線AXI4部分53-54
• 5.2.3 Flash控制部分54-55
• 5.2.4 Block RAM部分55
• 5.2.5 SPI接口部分55
• 5.3 系統(tǒng)仿真結(jié)果與分析55-56
• 5.4 本章小結(jié)56-58
• 第六章 實驗數(shù)據(jù)分析58-66
• 6.1 實驗環(huán)境58-62
• 6.1.1 綜合工具Synplify58
• 6.1.2 分割工具TAI_player58-59
• 6.1.3 實現(xiàn)工具VIVADO59-61
• 6.1.4 實驗中的多FPGA原型驗證系統(tǒng)61-62
• 6.2 實驗中工程設(shè)計的邏輯資源分析62
• 6.3 互連結(jié)構(gòu)的軟件仿真數(shù)據(jù)分析62-63
• 6.4 互連結(jié)構(gòu)的真實測試數(shù)據(jù)分析63-64
• 6.5 本章小結(jié)64-66
• 第七章 總結(jié)與展望66-68
• 7.1 工作總結(jié)66
• 7.2 展望66-68
• 致謝68-70
• 參考文獻70-74
• 作者在學(xué)期間取得的學(xué)術(shù)成果74

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本文編號：267073