本文關(guān)鍵詞：基于多總線可重構(gòu)處理器的L2Cache的設(shè)計(jì)與驗(yàn)證，由筆耕文化傳播整理發(fā)布。

【摘要】：集成電路的迅速發(fā)展使得處理器和內(nèi)存的訪問速度越來(lái)越快,內(nèi)存的速度雖然也在增長(zhǎng),但是和處理器訪問速度相比還遠(yuǎn)遠(yuǎn)不及。正是由于處理器與存儲(chǔ)器訪問的速度之間存在較大差距的這個(gè)問題的嚴(yán)重性越來(lái)越大,所以,為了有效的解決這個(gè)問題,現(xiàn)代的設(shè)計(jì)中采用多級(jí)高速緩沖存儲(chǔ)器來(lái)平衡處理器和存儲(chǔ)器之間的訪問速度之差,解決這個(gè)不平衡性問題,因此本設(shè)計(jì)中的二級(jí)高速緩存器也誕生了。而且已經(jīng)變得越來(lái)越重要,成為影響計(jì)算機(jī)整體性能的關(guān)鍵因素。本文主要是針對(duì)L2Cache進(jìn)行設(shè)計(jì)的,它是處于處理器和PLB仲裁器之間,這樣可以有效節(jié)省PLB訪問帶寬。L2控制器是通過DCR總線來(lái)完成寄存器的復(fù)位、讀寫操作以及對(duì)L2Cache各模塊參數(shù)配置。通過SRAM接口實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)控制功能。當(dāng)所有的模塊同時(shí)訪問L2Cache的時(shí)候,會(huì)定義一個(gè)優(yōu)先級(jí)發(fā)出優(yōu)先請(qǐng)求。對(duì)奇偶校驗(yàn)主要運(yùn)用Tag奇偶校驗(yàn)方法,根據(jù)Tag有效位來(lái)確定要訪問的位置,并檢查是否命中。使用的替換方法是LRU算法。寫操作的時(shí)候如果處理器的寫操作命中L2Cache,則數(shù)據(jù)將緩存到L2Cache中,如果沒有命中則不會(huì)進(jìn)行緩存。在讀操作中當(dāng)L2Cache命中的時(shí)候,PLB請(qǐng)求會(huì)在PLB仲裁器置有效之后一個(gè)周期內(nèi)終止。當(dāng)L2Cache的未命中的時(shí)候,在LRU算法和無(wú)效數(shù)據(jù)位的基礎(chǔ)上選擇一條Cache通路給處理器返回一個(gè)可Cache的請(qǐng)求,并且將數(shù)據(jù)寫入L2Cache的中。在設(shè)計(jì)后需要進(jìn)行驗(yàn)證,其中使用的驗(yàn)證方法是功能驗(yàn)證方法。模塊級(jí)驗(yàn)證是在Windows系統(tǒng)下使用questasim仿真工具進(jìn)行的,而系統(tǒng)級(jí)驗(yàn)證是在LINUX系統(tǒng)下使用NC-sim仿真工具進(jìn)行驗(yàn)證的。驗(yàn)證結(jié)果也可以通過波形或者Log文件來(lái)查看。完成了對(duì)L2Cache的寄存器驗(yàn)證以及功能驗(yàn)證,最后實(shí)現(xiàn)了命中率高的四路組相連的高速緩存的功能。通過對(duì)L2Cache的設(shè)計(jì)以及驗(yàn)證,我們解決了處理器和內(nèi)存訪問速度差的問題,對(duì)整個(gè)項(xiàng)目的完成起到了重要的作用,使得系統(tǒng)能夠更加完善。
【關(guān)鍵詞】：處理器 高速緩沖存儲(chǔ)器 L2 Cache 驗(yàn)證
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TP332
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 縮略語(yǔ)對(duì)照表11-14
• 第一章 緒論14-18
• 1.1 研究背景（目的和意義）14-15
• 1.2 國(guó)內(nèi)外發(fā)展15-16
• 1.3 論文的主要內(nèi)容16-17
• 1.4 論文的主要結(jié)構(gòu)17-18
• 第二章 L2Cache的相關(guān)技術(shù)18-26
• 2.1 Cache預(yù)取結(jié)構(gòu)18-19
• 2.1.1 多種預(yù)取技術(shù)的分析18-19
• 2.1.2 混合預(yù)取結(jié)構(gòu)19
• 2.2 L2Cache與性能的關(guān)系及映射結(jié)構(gòu)19-21
• 2.2.1 L2Cache與性能的關(guān)系19-20
• 2.2.2 L2 Cache的映射結(jié)構(gòu)20-21
• 2.3 Cache命中率的影響因素和算法21-24
• 2.3.1 Cache命中率的影響因素21-22
• 2.3.2 算法22-23
• 2.3.3 LRU算法與其它算法的比較23-24
• 2.4 本章小結(jié)24-26
• 第三章 可重構(gòu)的L2Cache的設(shè)計(jì)26-48
• 3.1 L2Cache的簡(jiǎn)介26-29
• 3.1.1 L2Cache特點(diǎn)26-27
• 3.1.2 L2Cache工作原理27-29
• 3.2 實(shí)現(xiàn)流程29
• 3.3 實(shí)現(xiàn)框架29-30
• 3.4 模塊設(shè)計(jì)實(shí)現(xiàn)30-46
• 3.4.1 DCR模塊的設(shè)計(jì)實(shí)現(xiàn)31-33
• 3.4.2 SRAM接口模塊33-36
• 3.4.3 Cache緩存控制模塊36-39
• 3.4.4 優(yōu)先級(jí)判決邏輯模塊39-40
• 3.4.5 ICUR控制與DCUR控制模塊的設(shè)計(jì)實(shí)現(xiàn)40-44
• 3.4.6 DCUW控制模塊的設(shè)計(jì)實(shí)現(xiàn)44-45
• 3.4.7 監(jiān)聽邏輯模塊的設(shè)計(jì)實(shí)現(xiàn)45-46
• 3.5 本章小結(jié)46-48
• 第四章 仿真驗(yàn)證與結(jié)果分析48-66
• 4.1 功能驗(yàn)證介紹48-49
• 4.2 軟硬件協(xié)同驗(yàn)證49
• 4.3 模塊級(jí)驗(yàn)證49-56
• 4.3.1 驗(yàn)證流程49-50
• 4.3.2 驗(yàn)證過程、環(huán)境、平臺(tái)搭建及驗(yàn)證方法50-53
• 4.3.3 驗(yàn)證策劃、主要內(nèi)容及結(jié)果分析53-56
• 4.4 虛擬平臺(tái)級(jí)驗(yàn)證56-65
• 4.4.1 驗(yàn)證原理、流程和驗(yàn)證方法56-57
• 4.4.2 驗(yàn)證環(huán)境及驗(yàn)證平臺(tái)57-59
• 4.4.3 驗(yàn)證的策劃、主要內(nèi)容與結(jié)果分析59-65
• 4.5 本章小結(jié)65-66
• 第五章 總結(jié)與展望66-68
• 5.1 總結(jié)66
• 5.2 展望66-68
• 參考文獻(xiàn)68-72
• 致謝72-74
• 作者簡(jiǎn)介74-75

【相似文獻(xiàn)】

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本文編號(hào)：266800