【摘要】：在處理器電路中，晶體管尺寸不斷縮小所帶來的越來越嚴(yán)重的工藝偏差和噪聲容限下降等問題，使得出現(xiàn)延時(shí)故障的可能性越來越大。為避免延時(shí)故障引起的錯(cuò)誤，一般采用增加處理器執(zhí)行時(shí)鐘周期的方法（用最壞情況的設(shè)計(jì)數(shù)據(jù)決策時(shí)鐘周期），這樣勢(shì)必會(huì)降低處理器性能的速度指標(biāo)。當(dāng)晶體管尺寸縮小到65nm及以下時(shí)，增加時(shí)鐘周期避免延時(shí)故障的方法將使速度指標(biāo)下降得難于滿足設(shè)計(jì)要求。因此，具有能檢測(cè)和糾正錯(cuò)誤的自查錯(cuò)/糾錯(cuò)設(shè)計(jì)成為眾多研究者關(guān)注的焦點(diǎn)。本論文根據(jù)應(yīng)用需要和提高處理器吞吐率的目標(biāo)，研究和探索一種新的處理器自查錯(cuò)/糾錯(cuò)設(shè)計(jì)技術(shù)。論文主要研究成果如下： 提出了基于代表路徑的RPED錯(cuò)誤探測(cè)結(jié)構(gòu)和基于流水線停滯的PSEC糾錯(cuò)機(jī)制。論文證明了RPED探測(cè)錯(cuò)誤的正確性和應(yīng)用的可行性，給出了其設(shè)計(jì)規(guī)則。經(jīng)ISCAS’89和ITC’99Benchmark電路實(shí)驗(yàn)表明，RPED探測(cè)錯(cuò)誤的準(zhǔn)確率大于99.9%，硬件開銷小于1%。理論計(jì)算和模擬實(shí)驗(yàn)表明，PSEC相比現(xiàn)有其他糾錯(cuò)機(jī)制可減小30%以上的平均錯(cuò)誤恢復(fù)時(shí)間。 提出了計(jì)算處理器在給定時(shí)鐘周期（頻率）下的錯(cuò)誤率的理論模型——延時(shí)故障概率模型。經(jīng)實(shí)驗(yàn)驗(yàn)證，該模型在給定電源電壓和溫度變化范圍的條件下，可決策和界定在一定錯(cuò)誤率下處理器工作的時(shí)鐘周期。 提出了一般情況下采用自查錯(cuò)/糾錯(cuò)設(shè)計(jì)能夠提高流水線處理器吞吐率的判定準(zhǔn)則，給出了其充分必要條件的數(shù)學(xué)形式，具有普遍的應(yīng)用意義。研究實(shí)驗(yàn)表明，采用自查錯(cuò)/糾錯(cuò)設(shè)計(jì)能否提高處理器吞吐率只與電路延時(shí)的概率密度函數(shù)和平均錯(cuò)誤恢復(fù)時(shí)間有關(guān)，而與查錯(cuò)/糾錯(cuò)功能的實(shí)現(xiàn)方式無(wú)關(guān)。 論文在以上研究基礎(chǔ)上規(guī)劃了一種流水線處理器自查錯(cuò)/糾錯(cuò)設(shè)計(jì)方法和流程，在原流水線處理器電路的基礎(chǔ)上，得到具有自查錯(cuò)/糾錯(cuò)功能的處理器電路。經(jīng)過OpenRisc1200處理器設(shè)計(jì)實(shí)例測(cè)試，處理器的吞吐率提高了10%；相比現(xiàn)有公開方法，自查錯(cuò)/糾錯(cuò)單元的硬件開銷降低了53%、平均錯(cuò)誤恢復(fù)時(shí)間減少了45%以上。
【學(xué)位授予單位】：清華大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2011
【分類號(hào)】：TP332

【參考文獻(xiàn)】

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1 冷鵬;考慮熱電耦合效應(yīng)的芯片延時(shí)及溫度特性分析[D];西安電子科技大學(xué);2009年

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本文編號(hào)：2664921