【摘要】： 本文通過對(duì)8051體系結(jié)構(gòu)、系統(tǒng)時(shí)序、指令集的仔細(xì)分析與研究，提出了一個(gè)優(yōu)化的并且完全兼容8051指令集的新體系結(jié)構(gòu)的設(shè)計(jì)方法，在這個(gè)體系中，大部分指令的工作周期都被縮短，基本上都在單周期下完成，以達(dá)到提高系統(tǒng)性能的目的。 本設(shè)計(jì)采用自頂向下的數(shù)字系統(tǒng)設(shè)計(jì)方法，對(duì)各個(gè)模塊逐層細(xì)化，在ISE集成環(huán)境下通過verilog HDL語言完成包括PC、ALU、ROM、RAM、定時(shí)器、中斷、串行接口和譯碼器等模塊的設(shè)計(jì)，通過ModelSim對(duì)所有的模塊仿真，接著集成各個(gè)模塊，完成整個(gè)設(shè)計(jì)在Xilinx的FPGA器件上的布局布線及綜合和仿真驗(yàn)證，使本模型能夠符合具體器件的要求。
【圖文】：

UART仿真圖

級(jí)中斷狀態(tài)，所以此時(shí)可以響應(yīng)此中斷，于是int_vec=03H，并且模塊給出了中斷發(fā)生信號(hào)intr。ROM模塊的仿真如圖4一7所示。根據(jù)我們的設(shè)計(jì)，ROM需要每次讀取連續(xù)的三個(gè)指令字節(jié)，在這里為了方便查看，沒有根據(jù)具體指令對(duì)指令地址進(jìn)行更改，只是順序的讀取，根據(jù)圖4一7中波形可知，，本模塊每次可以讀出三個(gè)連續(xù)的指令字節(jié)，從而正常的工作。圖4一7ROM模塊仿真圖本文中的MCU采用的是層次化的設(shè)計(jì)方法，因此，在每個(gè)模塊的設(shè)計(jì)完成后都會(huì)分別對(duì)該模塊進(jìn)行測(cè)試，以保證每個(gè)模塊設(shè)計(jì)的正確性，在完成各模塊的設(shè)計(jì)后，我們又對(duì)整個(gè)IP核進(jìn)行了全指令集的測(cè)試。4.2.3全指令測(cè)試對(duì)每個(gè)模塊仿真測(cè)試完畢后
【學(xué)位授予單位】：華北電力大學(xué)（北京）
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2007
【分類號(hào)】：TP332

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本文編號(hào)：2663172