【摘要】：在IC設(shè)計(jì)領(lǐng)域,計(jì)算機(jī)微處理器是整個(gè)系統(tǒng)的核心,人們對(duì)其性能的要求越來越高,這些微處理器強(qiáng)有力的運(yùn)算能力來源于其內(nèi)部高性能的運(yùn)算處理單元。加法在各類處理器中都是使用頻率最高的操作,乘法的運(yùn)算速度已成為衡量現(xiàn)代’高性能計(jì)算和數(shù)字信號(hào)處理性能的重要指標(biāo)。加法器和乘法器的設(shè)計(jì)實(shí)現(xiàn)直接影響著微處理器的性能,這方面的研究依然是國(guó)內(nèi)外微處理器設(shè)計(jì)的的重要課題。 本文分別對(duì)運(yùn)算部件中最重要的整數(shù)加法器和乘法器進(jìn)行了較為深入的研究,算法和電路邏輯結(jié)構(gòu)的優(yōu)化是本文的目標(biāo)。針對(duì)加法器,對(duì)并行前綴結(jié)構(gòu)進(jìn)行了優(yōu)化,將其與Ling進(jìn)位和改進(jìn)的選擇進(jìn)位模塊相結(jié)合設(shè)計(jì)實(shí)現(xiàn)了一種新型的加法器。針對(duì)乘法器,采用了高性能的選擇邏輯部分積產(chǎn)生電路,通過對(duì)部分積壓縮陣列的研究和分析,設(shè)計(jì)實(shí)現(xiàn)了6：2和9：2壓縮器,并利用9：2壓縮器家族對(duì)整體拓?fù)浣Y(jié)構(gòu)進(jìn)行了優(yōu)化,實(shí)現(xiàn)了3種改進(jìn)的并行乘法器和一種4周期串并結(jié)合的乘法器。 本文用Verilog HDL描述了所有設(shè)計(jì)思想,并完成了基于FPGA的電路綜合與仿真驗(yàn)證。實(shí)驗(yàn)結(jié)果表明,同傳統(tǒng)的實(shí)現(xiàn)結(jié)構(gòu)相比,本文設(shè)計(jì)的新型加法器和改進(jìn)的乘法器均具有更好的性能,達(dá)到了優(yōu)化設(shè)計(jì)的目標(biāo)。
【圖文】：

定點(diǎn)運(yùn)算部件的算法結(jié)構(gòu)研究與優(yōu)化設(shè)計(jì)輯運(yùn)算單元與、或、非、異或等。如圖2.2是一個(gè)簡(jiǎn)單的數(shù)據(jù)通路，運(yùn)算單元是數(shù)據(jù)通路的核心部分，也是決定處理器性能的最關(guān)鍵部件。寄寄寄力口 口移 移存存存法 法位 位器器器器 器器 器羹羹顴撇撇毅毅l瀚舞爵}}篡鑫篡灌 灌圖2.2一個(gè)簡(jiǎn)單的32位數(shù)據(jù)通路2.2加法器的實(shí)現(xiàn)方法加法是使用頻率最高的算術(shù)操作，它經(jīng)常成為提高速度的瓶頸。因此，提高加法器的性能至關(guān)重要。整數(shù)加法的關(guān)鍵在于如何縮短進(jìn)位信號(hào)產(chǎn)生與傳遞的路徑，根據(jù)進(jìn)位鏈的不同，經(jīng)典的加法器算法有行波進(jìn)位加法器(RCA)、跳躍進(jìn)位加法器(CSKA)、選擇進(jìn)位加法器(CSLA)和超前進(jìn)位加法器(CLA)。這些算法有各自的優(yōu)缺點(diǎn)，在實(shí)際應(yīng)用中，設(shè)計(jì)者根據(jù)具體的設(shè)計(jì)目標(biāo)和要求進(jìn)行選擇。為了方便討論，在本章以下內(nèi)容中使用如下符號(hào)定義:符號(hào)A、B表示兩個(gè)n位二進(jìn)制操作數(shù)，S表示它們的和

=t‘ee，(2一3).行波進(jìn)位加法器行波進(jìn)位加法器(RCA)是最簡(jiǎn)單的加法器，其結(jié)構(gòu)如圖2.3(b)所示[20〕，它將n個(gè)全加器 (FullAdder，F(xiàn)A)串聯(lián)起來，本位的進(jìn)位輸入cin來源于低位的進(jìn)位輸出cout，圖2.3(a)為FA的電路結(jié)構(gòu)。從圖2.3可以看出，加法所需的時(shí)間同操作數(shù)的位數(shù)成正比，在最壞的情況下，進(jìn)位從最低位傳至最高位，n位RCA的總
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2009
【分類號(hào)】：TP332.22

【共引文獻(xiàn)】

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本文編號(hào)：2662467