【摘要】：在IC設計領域,計算機微處理器是整個系統(tǒng)的核心,人們對其性能的要求越來越高,這些微處理器強有力的運算能力來源于其內部高性能的運算處理單元。加法在各類處理器中都是使用頻率最高的操作,乘法的運算速度已成為衡量現代’高性能計算和數字信號處理性能的重要指標。加法器和乘法器的設計實現直接影響著微處理器的性能,這方面的研究依然是國內外微處理器設計的的重要課題。 本文分別對運算部件中最重要的整數加法器和乘法器進行了較為深入的研究,算法和電路邏輯結構的優(yōu)化是本文的目標。針對加法器,對并行前綴結構進行了優(yōu)化,將其與Ling進位和改進的選擇進位模塊相結合設計實現了一種新型的加法器。針對乘法器,采用了高性能的選擇邏輯部分積產生電路,通過對部分積壓縮陣列的研究和分析,設計實現了6：2和9：2壓縮器,并利用9：2壓縮器家族對整體拓撲結構進行了優(yōu)化,實現了3種改進的并行乘法器和一種4周期串并結合的乘法器。 本文用Verilog HDL描述了所有設計思想,并完成了基于FPGA的電路綜合與仿真驗證。實驗結果表明,同傳統(tǒng)的實現結構相比,本文設計的新型加法器和改進的乘法器均具有更好的性能,達到了優(yōu)化設計的目標。
【圖文】：

定點運算部件的算法結構研究與優(yōu)化設計輯運算單元與、或、非、異或等。如圖2.2是一個簡單的數據通路，運算單元是數據通路的核心部分，也是決定處理器性能的最關鍵部件。寄寄寄力口 口移 移存存存法 法位 位器器器器 器器 器羹羹顴撇撇毅毅l瀚舞爵}}篡鑫篡灌 灌圖2.2一個簡單的32位數據通路2.2加法器的實現方法加法是使用頻率最高的算術操作，它經常成為提高速度的瓶頸。因此，提高加法器的性能至關重要。整數加法的關鍵在于如何縮短進位信號產生與傳遞的路徑，根據進位鏈的不同，經典的加法器算法有行波進位加法器(RCA)、跳躍進位加法器(CSKA)、選擇進位加法器(CSLA)和超前進位加法器(CLA)。這些算法有各自的優(yōu)缺點，在實際應用中，設計者根據具體的設計目標和要求進行選擇。為了方便討論，在本章以下內容中使用如下符號定義:符號A、B表示兩個n位二進制操作數，S表示它們的和

=t‘ee，(2一3).行波進位加法器行波進位加法器(RCA)是最簡單的加法器，其結構如圖2.3(b)所示[20〕，它將n個全加器 (FullAdder，FA)串聯起來，本位的進位輸入cin來源于低位的進位輸出cout，圖2.3(a)為FA的電路結構。從圖2.3可以看出，加法所需的時間同操作數的位數成正比，在最壞的情況下，進位從最低位傳至最高位，n位RCA的總
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2009
【分類號】：TP332.22

【共引文獻】

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9 于，

本文編號：2662467