【摘要】： 微電子技術(shù)飛速進(jìn)步,工藝特征尺寸已經(jīng)減小到了130納米以下,65納米工藝已成為成熟工藝。基于集成電路工藝技術(shù)的提升,微處理器不斷地更新?lián)Q代,性能迅速提高。微處理器要達(dá)到高的速度,算術(shù)邏輯部件的速度必須足夠快。 本文設(shè)計實現(xiàn)的64位1GHz整數(shù)算術(shù)邏輯部件是X流處理器中的重要運算部件之一,主體半定制實現(xiàn),關(guān)鍵路徑上的關(guān)鍵部件采用全定制設(shè)計實現(xiàn),在沒有增加過多設(shè)計時間和工作量的前提下,使設(shè)計性能從原來的500MHz提高到了1GHz。并且較好地解決了設(shè)計規(guī)模大與設(shè)計性能不高的矛盾,具有廣泛的應(yīng)用價值和重要的實踐意義。論文的主要工作包括: 一、優(yōu)化設(shè)計實現(xiàn)64位GHz級整數(shù)算術(shù)邏輯運算部件,采用130納米工藝,半定制與全定制混合設(shè)計,半定制設(shè)計部分組合邏輯綜合延時550ps以下,采用靜態(tài)互補(bǔ)CMOS電路結(jié)構(gòu)的全定制64位加法器版圖后模擬延時730ps,采用靜態(tài)傳輸門陣列結(jié)構(gòu)的全定制64位漏斗移位網(wǎng)絡(luò)版圖后模擬延時270ps,均達(dá)到設(shè)計要求。 二、研究了高速邏輯優(yōu)化設(shè)計方法,對高速邏輯優(yōu)化設(shè)計流程做了描述,對邏輯級數(shù)確定、電路結(jié)構(gòu)選擇、前后端設(shè)計交互、全定制設(shè)計等方面提出了補(bǔ)充建議,對設(shè)計中需要注意的問題進(jìn)行了總結(jié),給出了解決辦法。并在64位GHz整數(shù)算術(shù)邏輯運算部件的優(yōu)化設(shè)計中進(jìn)行了實踐。 三、對層次化全定制設(shè)計和驗證進(jìn)行了深入研究,從設(shè)計、優(yōu)化、驗證三個方面層次化設(shè)計全定制模塊,在電路功能驗證使用形式化靜態(tài)驗證方法驗證電路功能與設(shè)計需求一致,版圖后時序模擬驗證使用靜態(tài)時序分析的方法輔助確定全定制設(shè)計關(guān)鍵路徑。在工程中實踐了層次化全定制設(shè)計流程,提高了驗證效率,加快了全定制設(shè)計周期。
【圖文】：

碼的工作則由Decode模塊完成。整數(shù)部件的所有指令中，除了字節(jié)選擇、字節(jié)反選擇和數(shù)據(jù)傳輸三條指令的操作是一拍完成運算輸出結(jié)果外，其余指令全部兩拍完成。整數(shù)部件數(shù)據(jù)流圖如圖3.3所示:洲“。t--“~’曼勻、‘譯碼模塊{助山峨少C目目~儡泛噩幽氏曰巴2目幽喇‘車01幽的加解少.，翻七能出卜峨er-.8扭李l腸幼~物例冗訓(xùn)l圖3.3整數(shù)部件數(shù)據(jù)流圖夸3.3整數(shù)部件各子模塊設(shè)計3.3.，算術(shù)運算部件設(shè)計64位加法器是整數(shù)部件完成算術(shù)運算的主要運算模塊。到目前為止，人們對于加法器第21頁

國防科學(xué)技術(shù)大學(xué)研究生院學(xué)位論文相對己經(jīng)十分成熟，提出了多種加法器的實現(xiàn)方案【48，‘，，’0]，最簡單的如串行進(jìn)(Can了形ppleAdder，CRA)、‘進(jìn)位跳躍加法器(e娜skipAdder，C以)，以的進(jìn)位選擇加法器(CarryselectAdder，csA)、超前進(jìn)位加法器(CarryLookr，eLA)和并行前綴加法器(ParallelPre。、Adder)等[，6]。在我們的設(shè)計中，算需要完成加法、減法和比較指令，而且要求達(dá)到最短的硬件邏輯延遲，所以在采用的是改進(jìn)后的64位Kogge一st。ne超前進(jìn)位算法【’61，如圖3.4所示加法器邏于Kogge一tone加法器，主要是計算根據(jù)圖3.4中的“.”所表示的建立信號的結(jié)果求得進(jìn)位向量萬64(e。.。，e。，，…e。，。3)。它的Gp運算有所改進(jìn):slgn--ext--LRFO=(~Sign)&&LRFO[63』:sign--ext--LRFI=(一sign)&&L燈1[63]:L即l一e哪={51孚l--弓xt--LRFI，，LRFI}‘廈65{C一}};房;幼。書出呂命，易是三茲茲茲器器蕊蘭昌縣三茲茲茲翁器場舅器賽腸器裁藥囂溺云器翁錄云獲獲沃渝斗湯斗翁導(dǎo)湯筑愛清滋姿茲茲羨雖湯發(fā)獲
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2008
【分類號】：TP332

【參考文獻(xiàn)】

相關(guān)期刊論文 前2條

1 何小虎;胡慶生;肖潔;;深亞微米下ASIC后端設(shè)計及實例[J];中國集成電路;2006年08期

2 姚亞峰;陳建文;黃載祿;;ASIC設(shè)計技術(shù)及其發(fā)展研究[J];中國集成電路;2006年10期

本文編號：2662307