發(fā)布時(shí)間：2020-05-10 10:24

【摘要】： 隨著Internet技術(shù)和應(yīng)用的飛速發(fā)展,網(wǎng)絡(luò)性能的需求不斷增加,一方面,網(wǎng)絡(luò)應(yīng)用對(duì)安全網(wǎng)關(guān)設(shè)備的性能要求越來越高,另一方面,安全網(wǎng)關(guān)類產(chǎn)品應(yīng)用越來越廣泛,從典型的防火墻擴(kuò)展到UTM、IPS等等。這些應(yīng)用即有強(qiáng)大豐富的報(bào)文分析和流量分析功能,也需要對(duì)經(jīng)過本設(shè)備的流量進(jìn)行高效的轉(zhuǎn)發(fā)處理,從安全網(wǎng)關(guān)類產(chǎn)品的共性來看,他們雖然應(yīng)用場(chǎng)景各異,但都需要有強(qiáng)大的CPU處理能力來同時(shí)保證分析工作和轉(zhuǎn)發(fā)工作,而CPU處理能力的限制往往使得轉(zhuǎn)發(fā)工作擠占了分析工作所需的資源,產(chǎn)品應(yīng)用開發(fā)人員不得不在性能和功能的平衡取舍問題上花費(fèi)很多精力,網(wǎng)絡(luò)性能問題甚至成了制約功能進(jìn)一步完善的瓶頸。在這種情況下網(wǎng)絡(luò)安全加速卡NSA應(yīng)運(yùn)而生。 本文基于FPGA實(shí)現(xiàn)的帶有減小DRAM(Dynamic Random Access Memory)即動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器寫延遲的Cache(高速緩沖存儲(chǔ)器)的DDR2控制器就是為NSA所設(shè)計(jì)的,DDR2控制器的主要作用是對(duì)網(wǎng)絡(luò)報(bào)文的讀寫進(jìn)行控制,其內(nèi)嵌的Cache主要用來消除DDR2控制器中DRAM的寫延遲時(shí)間,加快系統(tǒng)運(yùn)行速度。由于此項(xiàng)目是用FPGA實(shí)現(xiàn)的,所以本文采用FPGA內(nèi)部的CAM(Content Addressable Memory)即內(nèi)容可尋址存儲(chǔ)器來實(shí)現(xiàn)Cache以達(dá)到減小DRAM寫延遲的目的。與傳統(tǒng)Cache相比它簡(jiǎn)單容易實(shí)現(xiàn)、節(jié)省FPGA內(nèi)部資源而且性能又不比傳統(tǒng)Cache差。它加快了數(shù)據(jù)的返回速度,提升了系統(tǒng)性能。 本文首先對(duì)傳統(tǒng)Cache的概念、作用、結(jié)構(gòu)、原理等作了簡(jiǎn)單介紹,并詳細(xì)闡述了DDR2控制器及內(nèi)嵌Cache的設(shè)計(jì)方案和設(shè)計(jì)過程。而且對(duì)其進(jìn)行了仿真、驗(yàn)證,實(shí)踐證明該方案達(dá)到了預(yù)定的要求,解決了NSA項(xiàng)目中存在的問題。
【圖文】：

此部分的功能實(shí)現(xiàn)將在后續(xù)章節(jié)作詳細(xì)介紹。2.3.3控制分發(fā)器的狀態(tài)機(jī)的設(shè)計(jì)圖2一5控制分發(fā)器的狀態(tài)機(jī)的結(jié)構(gòu)圖數(shù)據(jù)返回客戶端部分的狀態(tài)機(jī)由五個(gè)狀態(tài)組成:初始態(tài)、返回狀態(tài)零、返回狀態(tài)一、返回狀態(tài)二、返回狀態(tài)三。此狀態(tài)機(jī)的作用是將F工FO4中存放的通道號(hào)作為分發(fā)器的返回通道的通道號(hào)并巨產(chǎn)生DRAM的返回?cái)?shù)據(jù)的讀使能信號(hào)和FIFOS、FIFO乙1的讀使能信號(hào)。既信號(hào)DimChIDRenb、DimRdRsltRenb、CaehelnRenb、DimRsltPrt。當(dāng)狀態(tài)機(jī)在初始狀態(tài)時(shí)，如果信號(hào)DimRxRsltRallow(FIFO4和FIFOS不空，此信號(hào)為l)為1，就把信號(hào)DimChIDRenb置1，，此信號(hào)是FIF04的讀

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【學(xué)位授予單位】：西南交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2009
【分類號(hào)】：TP332

【參考文獻(xiàn)】

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本文編號(hào)：2657159