發(fā)布時間：2020-05-07 16:55

【摘要】： 隨著微處理器設計技術的不斷發(fā)展,Cache得到了廣泛應用,以解決處理器與主存之間性能差距越來越大的難題。但由于Cache在處理器設計中的比重較大,其性能和功耗對處理器的性能和功耗會產(chǎn)生巨大影響,因此Cache優(yōu)化設計顯得至關重要。 為了得到較為精確的實驗數(shù)據(jù),本文基于RTL級模擬平臺對Cache結(jié)構(gòu)進行研究。由于在該平臺上運行整個標準程序的代價太大,本文基于M5搭建了軟件模擬平臺。根據(jù)標準程序的周期特性,在軟件模擬平臺上通過BBTraker提取其基本塊信息,并利用SimPoint提取模擬點。在RTL級平臺上運用上述結(jié)果,并根據(jù)Early SimPoint算法截斷運行標準程序。在保證數(shù)據(jù)精確性的前提下大大縮短了程序在RTL平臺上的運行時間。 本課題基于單發(fā)射按序執(zhí)行處理器設計了RAM-Tag Cache,通過在RTL級模擬平臺上運行SPEC2000標準程序,結(jié)合NC_verilog, Design compiler和Powercompiler工具,研究Cache結(jié)構(gòu)參數(shù)對性能和功耗的影響,給出了較為精確的缺失率和功耗隨結(jié)構(gòu)參數(shù)變化的設計空間,并在此基礎上確定了最優(yōu)的Cache結(jié)構(gòu)(容量為16K,line大小為32Byte,32路組相聯(lián))。此外本文還對Round Robin和偽LRU替換算法進行研究,并根據(jù)實驗結(jié)果將前者應用于指令Cache,將后者應用于數(shù)據(jù)Cache。 此外,CAM的快速索引可以使高相聯(lián)度Cache的能耗得到很大程度的改善,因此,本課題利用設計空間探索過程中所確立的最優(yōu)Cache結(jié)構(gòu),設計了CAM-Tag Cache。實驗結(jié)果表明,與基于RAM-Tag Cache相比,其指令Cache和數(shù)據(jù)Cache的平均能耗分別降低了35.16%和30.68%。
【圖文】：

研究背景信息產(chǎn)業(yè)的不斷發(fā)展，給嵌入式系統(tǒng)帶來了很大的發(fā)展空間，它是一為中心，以計算機為基礎的專用計算機系統(tǒng)，對功能、可靠性、成本功耗都有嚴格的要求。與不斷追求性能提升的桌面計算機和高性能計，嵌入式系統(tǒng)的設計往往更注重在達到一定性能目標的基礎上盡可能統(tǒng)的功耗和成本。所謂嵌入式，就是將系統(tǒng)的部件根據(jù)具體的應用需到主體設備的內(nèi)部，發(fā)揮著處理、控制、運算和存儲等作用。從體系，嵌入式系統(tǒng)主要由嵌入式處理器以及其外圍的硬件和軟件組成[1]。在計算機體系結(jié)構(gòu)中，CPU 的速度與主存速度差距越來越大。微處結(jié)構(gòu)和半導體技術的發(fā)展，使得微處理器的速度以每年 60%速率在但存儲器的增長速度卻遠遠不及微處理器。有資料表明目前 DRAM年以 15%-20%的速度增長，但其速度每年僅增長 7%。處理器和存儲這種增長速度的差異，導致微處理器和存儲器 DRAM 之間的性能差 50%左右的速率在增長，且有越來越大的趨勢，，如圖 1-1 所示[3]。
【學位授予單位】：哈爾濱工業(yè)大學
【學位級別】：碩士
【學位授予年份】：2009
【分類號】：TP332

【引證文獻】

相關碩士學位論文 前1條

1 楊曉剛;DSP中指令Cache的研究與設計[D];江南大學;2012年

本文編號：2653266