FT-C55LP主機接口設(shè)計及系統(tǒng)級驗證
【圖文】:
圖2.2FT一C55LP總體結(jié)構(gòu)圖2.2.1「下C55LP的超哈佛總線結(jié)構(gòu)傳統(tǒng)的微處理器設(shè)計,采用數(shù)據(jù)與指令共享總線的方式,指令和數(shù)據(jù)存放在相同的一塊物理存儲空間內(nèi),即傳統(tǒng)的馮諾依曼結(jié)構(gòu)。這種結(jié)構(gòu)存在最大的問題,程序指令只能串行執(zhí)行,所以速度慢、數(shù)據(jù)吞吐量低,非常不適合要求具有高度實時處理能力的數(shù)字信號處理器。因此數(shù)據(jù)和程序總線的獨立的哈佛結(jié)構(gòu)得到發(fā)展,并且成為數(shù)字信號處理器的基本結(jié)構(gòu)。超哈佛結(jié)構(gòu)是在傳統(tǒng)哈佛結(jié)構(gòu)的基礎(chǔ)上修正或改進而來。增加更多的數(shù)據(jù)總線,允許數(shù)據(jù)存放在程序存儲器中,并被算術(shù)運算指令直接使用,增強了芯片的靈活性;而且指令可以存儲在高速緩沖器中,當(dāng)指令執(zhí)行時,不需要在從存儲器中讀取,可節(jié)約一個指令周期的時間,大大提高了運行速度。下面對該處理器的總線結(jié)構(gòu)進行詳細的討論。在CPU內(nèi)部共有12組總線,,包括一條32位的程序總線(PB),5條16位的數(shù)據(jù)總線(BB、CB、DB、EB、FB),6條24位的地址總線(PAB、BAB、CAB、
圖2.4CPU整體框圖l)取指緩沖單元該單元用于緩存和譯碼應(yīng)用程序的指令以及解釋FT一C55LP不同長度的指令。圖2.5為取指單元的結(jié)構(gòu)圖。指指指指峨卜月吸神石人列列(64}}}}}}}字節(jié))))匡匡三三三三三招招峭卜娜歸月技側(cè)匆忍忍lll_一一一.獷丫份-一~_井一_一」」圖2.5取指緩沖單元
【學(xué)位授予單位】:國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】:碩士
【學(xué)位授予年份】:2009
【分類號】:TP334.7
【共引文獻】
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本文編號:2653176
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