【摘要】： 本文介紹了一種32位定點(diǎn)運(yùn)算部件的設(shè)計方案和實現(xiàn)結(jié)果。該定點(diǎn)運(yùn)算部件包括加法器、移位器、乘法器、除法器等部件。加法器使用先行進(jìn)位技術(shù)加速進(jìn)位鏈的傳播,以四位的加法模塊為基礎(chǔ),可以方便地構(gòu)成16、32、64位的加法器。移位器包括邏輯和算術(shù)的左移和右移,在文中我們設(shè)計了一種變換方法,可以把左移和右移互相轉(zhuǎn)換,因此可以使用一套電路完成所有的移位,節(jié)省了硬件資源。乘法器和除法器是定點(diǎn)運(yùn)算部件設(shè)計的難點(diǎn)。本文提出一種32x32位的乘法器設(shè)計方案。該乘法器采用了改進(jìn)的Booth算法減少部分積的個數(shù);使用同一套電路處理無符號數(shù)乘法和有符號數(shù)乘法,并且簡化了部分積的符號擴(kuò)展。在部分積的累加方面,使用4-2計數(shù)器實現(xiàn)Wallace樹,避免了使用普通3-2加法器造成的布線復(fù)雜度,并且利用加法器輸入端口到輸出端口不同路徑的延時不同的特性,提高了部分積的歸約性能。為了提高時鐘頻率,該乘法器應(yīng)用了流水線技術(shù)把乘法過程分解到2個周期內(nèi)完成。該乘法器具有完整的控制接口,考慮了一個通用高性能CPU對乘法器的要求。除法器使用non-resorting算法,以無符號數(shù)除法為基礎(chǔ),把有符號數(shù)除法轉(zhuǎn)化為無符號數(shù)除法來處理。在設(shè)計過程中,我們開發(fā)了軟件模擬器來驗證體系結(jié)構(gòu)設(shè)計,硬件部分使用Verilog實現(xiàn),通過邏輯綜合,作為某CPU的定點(diǎn)部件,在FPGA和ASIC上得到驗證。
【學(xué)位授予單位】：中國科學(xué)院研究生院（計算技術(shù)研究所）
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2002
【分類號】：TP332.2

【引證文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前1條

1 趙娟;高性能專用FPGA算術(shù)部件的研究與設(shè)計[D];廣東工業(yè)大學(xué);2008年

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本文編號：2652729