【摘要】：深度卷積神經(jīng)網(wǎng)絡(luò)(CNNs)已經(jīng)被廣泛的應(yīng)用在各個(gè)領(lǐng)域,由于其特殊的計(jì)算過程,使其具有局部感知和權(quán)值共享的機(jī)制,進(jìn)而在處理圖像任務(wù)時(shí)具有優(yōu)異的性能。卷積神經(jīng)網(wǎng)絡(luò)在多智能應(yīng)用上達(dá)到了極高的精度,比如圖像分類,目標(biāo)識(shí)別,語(yǔ)義識(shí)別以及行為識(shí)別等。但是隨之而來(lái)的是計(jì)算量和功耗的大幅提升。卷積神經(jīng)網(wǎng)絡(luò)的計(jì)算量巨大是因?yàn)樵谝粋�(gè)維度比較高的卷積層中,其需要同時(shí)處理數(shù)以百計(jì)的濾波器和通道的數(shù)據(jù),這就會(huì)導(dǎo)致處理器和存儲(chǔ)器之間大量數(shù)據(jù)的移動(dòng)。而一個(gè)性能優(yōu)異的卷積神經(jīng)網(wǎng)絡(luò)則是由成百上千層的卷積層疊加而成,其數(shù)據(jù)傳輸和計(jì)算的量極為巨大。雖然可以通過現(xiàn)有的技術(shù),比如CPU中使用的單指令多數(shù)據(jù)(SIMD)和GPU中的使用的單指令多線程(SIMT)技術(shù)來(lái)滿足卷積神經(jīng)網(wǎng)絡(luò)對(duì)計(jì)算量和吞吐量的需求。但是即使采用了這些并行化技術(shù),卷積神經(jīng)網(wǎng)絡(luò)的計(jì)算以及由于數(shù)據(jù)的傳輸所帶來(lái)的功耗依然很高,并沒有解決計(jì)算效率的問題。特別是針對(duì)IOT終端計(jì)算,要求具有低功耗、實(shí)時(shí)性、成本低、架構(gòu)優(yōu)、框架靈活等特點(diǎn),顯然現(xiàn)有的CPU+GPU的通用計(jì)算框架具有高功耗高延時(shí)等缺點(diǎn),所以并不能滿足IOT終端計(jì)算的需求。為了滿足以上這些需求,專用的神經(jīng)網(wǎng)絡(luò)芯片應(yīng)運(yùn)而生。本文為了解決通用計(jì)算框架的這些問題,設(shè)計(jì)出了一款針對(duì)神經(jīng)網(wǎng)絡(luò)的專用芯片(ASIC),采用了一種新的可重構(gòu)的計(jì)算框架,并針對(duì)這種計(jì)算框架提出了一種名為垂直數(shù)據(jù)流~([41])(Vertical Date Streaming)的新數(shù)據(jù)流方式,主要研究成果如下:1.針對(duì)卷積神經(jīng)網(wǎng)絡(luò)計(jì)算的特點(diǎn),提出了一種名為粗粒度可重構(gòu)神經(jīng)形態(tài)陣列(Coarse-Grained Reconfigurable Neuron Array,CGRNA)計(jì)算框架。該計(jì)算框架以人工神經(jīng)處理單元為基本計(jì)算單元,通過與之相連的連續(xù)的移位寄存器組傳輸數(shù)據(jù),并采用分布式的片上SRAM。該計(jì)算框架能夠靈活實(shí)現(xiàn)各種結(jié)構(gòu)的神經(jīng)網(wǎng)絡(luò),并支持卷積層,全連層,以及池化層等操作。實(shí)驗(yàn)表明,該計(jì)算框架在很大程度上提高了神經(jīng)網(wǎng)絡(luò)的計(jì)算效率,特別是針對(duì)具有極高維度的卷積層,相比通用的計(jì)算框架,計(jì)算效率上會(huì)有極大的提升。2.針對(duì)粗粒度可重構(gòu)神經(jīng)形態(tài)陣列這種計(jì)算框架,提出一種垂直數(shù)據(jù)流的方式。該方法采用通過改變神經(jīng)網(wǎng)絡(luò)特征圖的數(shù)據(jù)在內(nèi)存中存儲(chǔ)的方式,以及以垂直讀取的存儲(chǔ)方式,提高了特征數(shù)據(jù)以及權(quán)重?cái)?shù)據(jù)的復(fù)用率,從而大大提高卷積神經(jīng)網(wǎng)絡(luò)的計(jì)算效率,降低了功耗,也降低了芯片內(nèi)部邏輯控制的復(fù)雜度。實(shí)驗(yàn)結(jié)果表明,本數(shù)據(jù)流方式降低了卷積神經(jīng)網(wǎng)絡(luò)計(jì)算功耗以及計(jì)算延時(shí),以及芯片的面積,最終降低了芯片成本。3.針對(duì)粗粒度可重構(gòu)神經(jīng)形態(tài)陣列這種計(jì)算框架以及垂直數(shù)據(jù)流的方式,提出了與之相應(yīng)的專用指令集,使用該指令集可以實(shí)現(xiàn)任意由卷積層,全連層,池化層組成的神經(jīng)網(wǎng)絡(luò)。并能通過控制計(jì)算過程中的數(shù)據(jù)位寬,激活函數(shù)等參數(shù),從而實(shí)現(xiàn)靈活可配置的特點(diǎn)。
【圖文】：

圖 3-7 芯片物理版圖GA 仿真實(shí)驗(yàn)在 Keras 框架下用 MNIST 手寫數(shù)字?jǐn)?shù)據(jù)集，訓(xùn)練了一個(gè) 5 層網(wǎng)絡(luò)的框架的具體參數(shù)如圖 3-8 所示。如圖 3-8 所示，是訓(xùn)練的結(jié)構(gòu)，其結(jié)構(gòu)主要由 2 層卷積核 2 層池化層組成以及一層數(shù) 2.4k,利用 MNIST 數(shù)據(jù)集訓(xùn)練該網(wǎng)絡(luò)最后到達(dá) 97.96%的識(shí)8X128X28X414X14X4 14X14X4 7X7X4conv5X5S=1Maxpooling2x2S=2conv5X5S=1Maxpooling2x2S=2圖 3-8 卷積神經(jīng)網(wǎng)絡(luò)結(jié)構(gòu)圖卷積網(wǎng)絡(luò)部署到 Opal Kelly 公司 XEM67350 的 FPGA 開發(fā)板

圖 3-9 XEM67350FPGA 實(shí)驗(yàn)板好的 5 層神經(jīng)網(wǎng)絡(luò)部署到 FPGA 板上，，得到其功GA 仿真總功耗為 371mw，其中時(shí)鐘（Clock）的功的功耗為 18mw，嵌入式 ram 塊（BRAM）功耗為分功耗最高達(dá)到 213mw，可編程 IO 和漏電功耗且 FPGA 板子計(jì)算得到的識(shí)別精度為 96.95%，基表 3-9 FPGA 資源消耗圖hip Power(W) Useds 0.018 3 0.018 15104ls 0.010 18802Ms 0.025 * 0.00 22Ms 0.213 2
【學(xué)位授予單位】：桂林電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2019
【分類號(hào)】：TP183;TP332

【參考文獻(xiàn)】

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1 唐云江;;摩爾定律意味著什么?[J];科學(xué)世界;2003年02期

本文編號(hào)：2651537