基于DSP的嵌入式神經(jīng)網(wǎng)絡(luò)計(jì)算框架設(shè)計(jì)與實(shí)現(xiàn)
【圖文】:
圖 1-1 SNPE 架構(gòu)設(shè)計(jì)[23]由于 DSP 的開(kāi)發(fā)成本相對(duì)于 CPU 和 GPU 較大,而在性能方面能獲得的收不如 FPGA,因此,國(guó)內(nèi)外有關(guān)基于 DSP 的神經(jīng)網(wǎng)絡(luò)計(jì)算框架且具有實(shí)用和通用性的研究相當(dāng)匱乏,不如 GPU、FPGA 豐富,而已有的基于 DSP 的網(wǎng)絡(luò)方面的研究又大多數(shù)都停留在基于 DSP 實(shí)現(xiàn)的某種具體算法的層面[2但是隨著 DSP 廠商逐漸重視其在將神經(jīng)網(wǎng)絡(luò)應(yīng)用到嵌入式平臺(tái)過(guò)程中的作并提供更多的高級(jí)開(kāi)發(fā)接口,DSP 的開(kāi)發(fā)難度也有所下降。綜上所述,目前對(duì)面向嵌入式平臺(tái)的神經(jīng)網(wǎng)絡(luò)計(jì)算框架的研究仍存在以下問(wèn)1) 神經(jīng)網(wǎng)絡(luò)在嵌入式平臺(tái)的計(jì)算框架大都使用 ARM CPU 和 GPU 作為加速硬件,極少使用性能、成本和功耗比較平衡的 DSP 的;2) 對(duì)于少數(shù)支持 DSP 作為加速硬件的框架,,如 MACE 和 SNPE,由于其對(duì)軟硬件平臺(tái)和開(kāi)發(fā)條件的限制導(dǎo)致其實(shí)用價(jià)值和通用性低;
圖 2-1 神經(jīng)元模型神經(jīng)元的模型中,從輸入到計(jì)算這一過(guò)程稱為“連接”,每一個(gè)相應(yīng)的權(quán)重。多個(gè)神經(jīng)元組合在一起就成了一個(gè)網(wǎng)絡(luò)層,單層神器,就是只有輸入層和輸出層的神經(jīng)網(wǎng)絡(luò)結(jié)構(gòu),其中輸入層不做層會(huì)做計(jì)算。單層神經(jīng)網(wǎng)絡(luò)中的權(quán)值也是通過(guò)訓(xùn)練得到,由于它模型,因此只能處理線性問(wèn)題。度神經(jīng)網(wǎng)絡(luò)著研究的深入,研究者嘗試在單層神經(jīng)網(wǎng)絡(luò)的輸入層和輸出層之將其稱之為隱藏層,其模型如圖 2-2 所示。后來(lái)的理論研究證明網(wǎng)絡(luò),兩層的神經(jīng)網(wǎng)絡(luò)可以擬合任何連續(xù)函數(shù)[39],即兩層神經(jīng)網(wǎng)性問(wèn)題。
【學(xué)位授予單位】:蘭州大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2019
【分類號(hào)】:TP368.1;TP18
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