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高性能面積敏感浮點(diǎn)乘加部件設(shè)計(jì)及可信性測試體系

發(fā)布時(shí)間:2020-04-09 17:53
【摘要】: 科學(xué)計(jì)算的性能往往能成為很多行業(yè)發(fā)展和深入的瓶頸,而Godson-T眾核處理器作為定位于未來高性能科學(xué)計(jì)算的并行計(jì)算芯片解決方案,自然對于計(jì)算性能有很高的要求。 浮點(diǎn)乘加部件作為高性能科學(xué)計(jì)算的一個(gè)關(guān)鍵部件,它的性能直接影響芯片的浮點(diǎn)峰值性能。此外,應(yīng)用于眾核處理器的定位,又使得浮點(diǎn)乘加部件的面積參數(shù)變的十分敏感。因?yàn)橥裙に囅?只有讓面積做的更小,才能讓一個(gè)芯片容納更多處理器核成為可能。最后作為一個(gè)商用級別的集成電路工程開發(fā),部件的正確性驗(yàn)證,又成為了重中之重。 面對上述苛刻設(shè)計(jì)要求,本文在實(shí)現(xiàn)目前最快的LANGBURRANG的“乘法-加法-規(guī)格化-舍入”復(fù)雜算法結(jié)構(gòu)的基礎(chǔ)上,對許多局部模塊進(jìn)行了面積或延遲上的優(yōu)化,又構(gòu)建和實(shí)施了完備的驗(yàn)證體系,最終實(shí)現(xiàn)了高性能,面積敏感和可信性。在TSMC 65nm下實(shí)現(xiàn)了1GHZ,0.12mm2的性能參數(shù)和面積參數(shù)。 其中,由于傳統(tǒng)華萊士樹占據(jù)浮點(diǎn)乘加部件將近70%的面積,所以本文重點(diǎn)對華萊士樹的組織方式進(jìn)行了深入的研究和分析,最終發(fā)現(xiàn)了傳統(tǒng)華萊士樹組織方式中的資源冗余。又用編程自動生成RTL代碼的方法克服了無冗余華萊士樹不對稱結(jié)構(gòu)和繁瑣組織方式帶來的工程復(fù)雜度和工程故障率困難。最終完成了一個(gè)無冗余的,充分測試的4:2壓縮器華萊士樹。這直接減少了華萊士樹48%的面積,減少了浮點(diǎn)乘加部件30%的面積。 在可信性驗(yàn)證設(shè)計(jì)方面,本設(shè)計(jì)在跑通流行的浮點(diǎn)部件測試程序以后又?jǐn)⑹隽艘粋(gè)針對復(fù)雜數(shù)字IC工程完整的驗(yàn)證體系,其中涵蓋了很多業(yè)界流行方法學(xué)的特點(diǎn),也體現(xiàn)了一些原創(chuàng)的驗(yàn)證思想。構(gòu)架體系的主要思路是針對復(fù)雜數(shù)字集成電路中不同的部分、不同的特點(diǎn)和不同的屬性,進(jìn)行多次的分類或者抽取分類。然后對每一類的模型或者邏輯進(jìn)行針對行的設(shè)計(jì)不同的驗(yàn)證流程。由于測試體系中的多個(gè)流程中都采用了功能覆蓋率這個(gè)利器,所以也可以把這個(gè)測試體系看作對使用功能覆蓋率的一個(gè)指導(dǎo)。
【學(xué)位授予單位】:西安理工大學(xué)
【學(xué)位級別】:碩士
【學(xué)位授予年份】:2010
【分類號】:TP332

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本文編號:2621073

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