發(fā)布時(shí)間：2020-04-09 05:25

【摘要】： 多年來(lái)微處理器性能的提升大都基于提高單個(gè)處理器主頻或者指令級(jí)并行度進(jìn)行的。但是隨著單個(gè)處理器的發(fā)展,處理器結(jié)構(gòu)越來(lái)越復(fù)雜。處理器要使用各種復(fù)雜技術(shù)來(lái)從串行程序中找出可以并行執(zhí)行的指令,比如亂序執(zhí)行、猜測(cè)執(zhí)行和硬件分支預(yù)測(cè)等。這種技術(shù)已經(jīng)很難進(jìn)一步地提高單處理器的并行能力,晶體管數(shù)目的進(jìn)一步增加也只能得到有限的性能提升,單個(gè)處理器主頻或者指令級(jí)并行度的提高遇到了發(fā)展瓶頸。 隨著集成電路制造工藝的發(fā)展和計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)研究的深入,多核技術(shù)將得到更多的發(fā)展,多核處理器也將得到越來(lái)越廣泛的應(yīng)用。通過(guò)在多個(gè)執(zhí)行內(nèi)核之間劃分任務(wù),提高并行度,多核處理器可在特定的時(shí)鐘周期內(nèi)執(zhí)行更多任務(wù),以提高程序的執(zhí)行效率。多核技術(shù)在硬件體系結(jié)構(gòu)設(shè)計(jì)、核間互連及通信、操作系統(tǒng)、應(yīng)用程序多線程劃分、線程之間通信等方面存在巨大的挑戰(zhàn),同時(shí)也存在巨大的研究空間。 本文基于對(duì)當(dāng)今主流的多核技術(shù)的研究,重點(diǎn)探討了多核系統(tǒng)中的操作系統(tǒng)設(shè)計(jì)和移植問(wèn)題,以及多核平臺(tái)上應(yīng)用程序的設(shè)計(jì)問(wèn)題。本文的主要研究和貢獻(xiàn)如下: 1.在SoCLib多核仿真平臺(tái)上實(shí)現(xiàn)了基于CrossBar互連方式的SPARC多核仿真系統(tǒng),并采用MJPEG應(yīng)用程序建立多線程模型,驗(yàn)證結(jié)構(gòu)的正確性。這部分工作基于對(duì)多核仿真平臺(tái)SoCLib的研究,包括SoCLib中核心模塊的設(shè)計(jì)和核之間的互連方式以及應(yīng)用SoCLib搭建多核仿真系統(tǒng)的方法學(xué)。 2.實(shí)現(xiàn)了Mutek操作系統(tǒng)的硬件抽象層和線程間通信庫(kù),使Mutek適用于MicroBlaze多核系統(tǒng)并能夠支持多線程之間的通信,將Mutek操作系統(tǒng)成功移植到了MicroBlaze多核系統(tǒng)平臺(tái)上。這部分工作基于對(duì)Xilinx FPGA、MicroBlaze、Mutek操作系統(tǒng)、KPN模型和MJPEG應(yīng)用程序的研究。 3.提出了MicroBlaze多核系統(tǒng)改進(jìn)的三種方案,結(jié)合Xilinx硬件平臺(tái)的特征,實(shí)現(xiàn)了帶有指令Cache的多核系統(tǒng)改進(jìn)方案。
【圖文】：

圖 1 POWER5 系統(tǒng)架構(gòu)Figure1 POWER5 Architecture含兩個(gè)對(duì)稱的處理器核心，每個(gè)核心中包含獨(dú)立的一級(jí)che)，二級(jí) Cache 是共享的。Power5 通過(guò)可擴(kuò)展的三級(jí)不同，異構(gòu)多核體系中的各個(gè)處理核是不同的，按照功核一般為通用處理器，用來(lái)進(jìn)行控制和一些通用運(yùn)算。類特殊的運(yùn)算。由IBM、東芝、索尼共同推出的Cell是構(gòu)是一個(gè)單芯片多核心處理單元，它內(nèi)置9個(gè)處理單元，來(lái)看，它具有兩種類型的處理單元：Power Processor Esor Element (SPE)，，PPE 64-bit架構(gòu)核心同時(shí)兼任32-bit程一個(gè)獨(dú)立處理單元，每個(gè)SPE可以全權(quán)訪問(wèn)內(nèi)存儲(chǔ)器，，共同交互完成各種復(fù)雜工作。Cell處理器架構(gòu)如圖 2

圖 2 Cell 處理器架構(gòu)Figure2 Cell Architecture1.2.3 多核互連片上網(wǎng)絡(luò)隨著多核系統(tǒng)的發(fā)展，簡(jiǎn)單的總線結(jié)構(gòu)己無(wú)法滿足多核系統(tǒng)中越來(lái)越復(fù)雜的通信需求。如何實(shí)現(xiàn)一個(gè)穩(wěn)定可靠的內(nèi)核互連機(jī)制，這種互連機(jī)制會(huì)很大程度上影響多核系統(tǒng)的性能。NoC(Network on Chip)就是將網(wǎng)絡(luò)技術(shù)應(yīng)于多核模塊互連的設(shè)計(jì)方法，來(lái)解決目前總線結(jié)構(gòu)所無(wú)法解決的問(wèn)題[6][7]。NoC 研究的重點(diǎn)在于 NoC 的拓?fù)浣Y(jié)構(gòu)、NoC 協(xié)議、 NoC 服務(wù)質(zhì)量、NoC 的定時(shí)和低功耗等問(wèn)題[7]。選擇合適的 NoC 拓?fù)浣Y(jié)構(gòu)是 NoC 設(shè)計(jì)中關(guān)鍵的問(wèn)題。目前，NoC 研究和設(shè)計(jì)主要借鑒了并行計(jì)算機(jī)體系結(jié)構(gòu)中的靜態(tài)網(wǎng)絡(luò)結(jié)構(gòu)，包含規(guī)則和不規(guī)則兩種結(jié)構(gòu)。常見(jiàn)規(guī)則結(jié)構(gòu)如2D-mesh 結(jié)構(gòu)、3 D-mesh 結(jié)構(gòu)、Torus 結(jié)構(gòu)、扁平樹(shù)結(jié)構(gòu)、環(huán)形結(jié)構(gòu)等。多家研究機(jī)構(gòu)采用了 2D-mesh 或者其變形的 Torus 結(jié)構(gòu)為網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)。不規(guī)則的結(jié)構(gòu)是由規(guī)則結(jié)構(gòu)組合而成的。NOC 拓?fù)浣Y(jié)構(gòu)對(duì)網(wǎng)絡(luò)延遲、吞吐量、面積、容錯(cuò)、功耗有很大影響外，對(duì)設(shè)計(jì)策略和內(nèi)核到網(wǎng)絡(luò)節(jié)點(diǎn)的映射起著重要的作用。區(qū)別于總線結(jié)構(gòu)的 NoC 的一個(gè)重要特征就是采用包交換的路由。路由是確定一個(gè)信息
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2008
【分類號(hào)】：TP332

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本文編號(hào)：2620352