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高性能FPGA可配置存儲器的IP核設(shè)計

發(fā)布時間:2020-04-05 11:51
【摘要】: 可配置靜態(tài)存儲器(SRAM)模塊是現(xiàn)場可編程門陣列(FPGA)的重要組成部分,它必須盡量滿足用戶不同的需要,所以要有良好的可配置性能。本文設(shè)計了一款深亞微米工藝下的4-Kb高速雙端口可配置靜態(tài)存儲器(SRAM),它可以配置為4K×1、2K×2、1K×4、512×8和256×16五種不同的工作模式;诓煌呐渲眠x擇,該SRAM可以配置成單端口SRAM、雙端口SRAM、ROM、FIFO、大規(guī)模查找表或移位寄存器。本文完整的介紹了該SRAM的設(shè)計方法,重點介紹了其架構(gòu)設(shè)計和各功能模塊的設(shè)計實現(xiàn),以及用于實現(xiàn)可配置功能的電路的設(shè)計方法。本文還結(jié)合了目前可配置存儲器模塊的最新發(fā)展,對嵌入在可配置存儲器模塊中的可配置FIFO控制器進行了研究。該SRAM的數(shù)據(jù)讀取時間為5.5ns,工作頻率高于100MHz,達到了較高的性能指標(biāo)。
【圖文】:

頂視圖,可配置,控制器,時間約束


供下一步設(shè)計使用,反之,就要返回,,重新定義操,如此反復(fù)調(diào)試,直到得到滿意的結(jié)果為止。設(shè)定相應(yīng)的綜合約束:綜合約束用來設(shè)定電路綜合的目、時間約束和面積約束。設(shè)計環(huán)境指的是用來描述設(shè)計驅(qū)動、負載等外部條件的一系列屬性。時間約束的內(nèi)容網(wǎng)絡(luò)的時間約束和時序路徑的時間約束設(shè)定等[28]。和設(shè)計約束如下:單位cell,單位的定義與各個公司的庫文件有關(guān):TYPICAL,操作條件較為均衡的情況:200MHz:Zns:Zns如下圖所示:峪川片.;.廠針峪峪M書份_公井下棟介茄茄

可配置,電路結(jié)構(gòu),控制器,輸入延遲


單位cell,單位的定義與各個公司的庫文件有關(guān)操作環(huán)境:TYPICAL,操作條件較為均衡的情況時鐘頻率:200MHz輸入延遲:Zns輸出延遲:Zns綜合結(jié)果如下圖所示:峪川片.;.廠針辦氣仁_址戶廠獷井燈_洲一有_漢拭訂峪峪M書份_公井下棟介茄茄點點認(rèn)以拱」粗粉式、明、卜卜勺勺f少下5認(rèn)訣樂之啟卜呂r認(rèn)認(rèn)翔翔一長認(rèn)別卜:::{{{JJJ鉆鉆表籠外杯_i飛斌樸樸嘆嘆隊往飛飛111陽州側(cè)氣”介介...,護咨.、價仁.映畔畔圖5.11可配置FIFO控制器綜合頂視圖
【學(xué)位授予單位】:西安電子科技大學(xué)
【學(xué)位級別】:碩士
【學(xué)位授予年份】:2009
【分類號】:TP333

【引證文獻】

相關(guān)碩士學(xué)位論文 前1條

1 黃娜娜;基于FPGA的DCS數(shù)據(jù)轉(zhuǎn)發(fā)系統(tǒng)設(shè)計[D];重慶大學(xué);2012年



本文編號:2614980

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