【摘要】： 在對(duì)數(shù)字信號(hào)進(jìn)行高速實(shí)時(shí)處理SOC芯片中,常常需要DSP核作為其主要的IP單元。C32浮點(diǎn)型DSP處理器是面向數(shù)字信號(hào)處理的,具有高度的實(shí)時(shí)性。本文主要研究了C32中DMA模塊的IP軟核設(shè)計(jì)工作。 DMA控制器是可編程的外圍設(shè)備,它在不干涉CPU操作的情況下,傳輸數(shù)據(jù)塊到存儲(chǔ)器映射的任何位置。DMA有專用的片內(nèi)地址和數(shù)據(jù)總線,所有DMA訪問(wèn)都通過(guò)DMA的專用總線,并且由DMA控制器控制。DMA可以被外部(INT3-0)、內(nèi)部的(片內(nèi)定時(shí)器和串口)中斷觸發(fā)運(yùn)行,傳輸完成后可以向CPU發(fā)出中斷請(qǐng)求。 根據(jù)以上所提出的DMA功能及原理,本文首先對(duì)DMA模塊行為級(jí)的設(shè)計(jì)作了介紹,將其細(xì)化到具體時(shí)序驅(qū)動(dòng)的行為,闡述了模塊內(nèi)部的控制流和數(shù)據(jù)流信號(hào)之間的關(guān)系,建立了DMA模塊行為模型。并在此基礎(chǔ)上對(duì)該DMA的結(jié)構(gòu)設(shè)計(jì)進(jìn)行了詳細(xì)介紹,按照一般數(shù)字系統(tǒng)的結(jié)構(gòu),分別設(shè)計(jì)了DMA的控制部分和數(shù)據(jù)傳輸部分,并對(duì)其主要電路模塊進(jìn)行了介紹。 根據(jù)數(shù)字系統(tǒng)的TOP-DOWN設(shè)計(jì)流程,對(duì)DMA進(jìn)行了RTL(Register Transfer Level,寄存器傳輸級(jí))劃分,完成了地址狀態(tài)機(jī)、讀寫(xiě)狀態(tài)機(jī)、加減控制邏輯、加減單元、比較單元、中斷產(chǎn)生單元等的設(shè)計(jì)。并采用Verilog HDL對(duì)其進(jìn)行了RTL級(jí)描述,最后根據(jù)控制寄存器中START位和SYNC位的不同情況,對(duì)DMA整體作了仿真驗(yàn)證工作。仿真結(jié)果表明,該設(shè)計(jì)能完全滿足系統(tǒng)要求。
【圖文】：

第一章 緒論件開(kāi)銷和較高的系統(tǒng)性能，在靈活性方面不如前兩種。要有三個(gè)關(guān)鍵的支持技術(shù)：1) 軟、硬件的協(xié)同設(shè)計(jì)技術(shù)。面向硬件的功能劃分理論(Functional Partition Theory)。硬件和軟件更 SOC 的重要特點(diǎn)，，也是 21 世紀(jì) IT 業(yè)發(fā)展的一大趨勢(shì)。2) IP 模有三種，即軟核、固核和硬核。3) 模塊界面間的綜合分析技術(shù)塊間的膠聯(lián)邏輯技術(shù)(Glue Logic Technologies GLT)和 IP 模塊綜術(shù)等。

圖 2.1 時(shí)鐘波形一個(gè)完整的時(shí)鐘周期定義為從 H3 的上升沿到下一個(gè) H1 的下降沿的時(shí)常執(zhí)行部件在 H3 為高電平時(shí)（以下簡(jiǎn)稱做 H3 時(shí)）執(zhí)行具體操作，在 H1 平時(shí)（以下簡(jiǎn)稱做 H1 時(shí)）結(jié)果寫(xiě)回；而寄存器在 H3 時(shí)更新鎖存內(nèi)容，H出。（實(shí)際上在 H3 的下降沿時(shí)的時(shí)輸入數(shù)據(jù)鎖入寄存器。）表 2.1 時(shí)鐘波形參數(shù)序號(hào) 參數(shù) 最小值 最大值1 tf(H) 下降沿時(shí)間 3ns2 tw(HL) 低電平持續(xù)時(shí)間 Q-43 tw(HH) 高電平持續(xù)時(shí)間 Q-54 tr(H) 上升沿時(shí)間 3ns5 td(HL-HH) 延遲時(shí)間 0 4ns6 tc(H) 周期 33.3ns 606ns
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2007
【分類號(hào)】：TP332

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2 駱濤;SOC芯片測(cè)試的技術(shù)和經(jīng)濟(jì)考慮[J];半導(dǎo)體技術(shù);2004年12期

3 盧sス

本文編號(hào)：2595496