【摘要】： 在對數(shù)字信號進行高速實時處理SOC芯片中,常常需要DSP核作為其主要的IP單元。C32浮點型DSP處理器是面向數(shù)字信號處理的,具有高度的實時性。本文主要研究了C32中DMA模塊的IP軟核設(shè)計工作。 DMA控制器是可編程的外圍設(shè)備,它在不干涉CPU操作的情況下,傳輸數(shù)據(jù)塊到存儲器映射的任何位置。DMA有專用的片內(nèi)地址和數(shù)據(jù)總線,所有DMA訪問都通過DMA的專用總線,并且由DMA控制器控制。DMA可以被外部(INT3-0)、內(nèi)部的(片內(nèi)定時器和串口)中斷觸發(fā)運行,傳輸完成后可以向CPU發(fā)出中斷請求。 根據(jù)以上所提出的DMA功能及原理,本文首先對DMA模塊行為級的設(shè)計作了介紹,將其細化到具體時序驅(qū)動的行為,闡述了模塊內(nèi)部的控制流和數(shù)據(jù)流信號之間的關(guān)系,建立了DMA模塊行為模型。并在此基礎(chǔ)上對該DMA的結(jié)構(gòu)設(shè)計進行了詳細介紹,按照一般數(shù)字系統(tǒng)的結(jié)構(gòu),分別設(shè)計了DMA的控制部分和數(shù)據(jù)傳輸部分,并對其主要電路模塊進行了介紹。 根據(jù)數(shù)字系統(tǒng)的TOP-DOWN設(shè)計流程,對DMA進行了RTL(Register Transfer Level,寄存器傳輸級)劃分,完成了地址狀態(tài)機、讀寫狀態(tài)機、加減控制邏輯、加減單元、比較單元、中斷產(chǎn)生單元等的設(shè)計。并采用Verilog HDL對其進行了RTL級描述,最后根據(jù)控制寄存器中START位和SYNC位的不同情況,對DMA整體作了仿真驗證工作。仿真結(jié)果表明,該設(shè)計能完全滿足系統(tǒng)要求。
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第一章 緒論件開銷和較高的系統(tǒng)性能，在靈活性方面不如前兩種。要有三個關(guān)鍵的支持技術(shù)：1) 軟、硬件的協(xié)同設(shè)計技術(shù)。面向硬件的功能劃分理論(Functional Partition Theory)。硬件和軟件更 SOC 的重要特點，，也是 21 世紀 IT 業(yè)發(fā)展的一大趨勢。2) IP 模有三種，即軟核、固核和硬核。3) 模塊界面間的綜合分析技術(shù)塊間的膠聯(lián)邏輯技術(shù)(Glue Logic Technologies GLT)和 IP 模塊綜術(shù)等。

圖 2.1 時鐘波形一個完整的時鐘周期定義為從 H3 的上升沿到下一個 H1 的下降沿的時常執(zhí)行部件在 H3 為高電平時（以下簡稱做 H3 時）執(zhí)行具體操作，在 H1 平時（以下簡稱做 H1 時）結(jié)果寫回；而寄存器在 H3 時更新鎖存內(nèi)容，H出。（實際上在 H3 的下降沿時的時輸入數(shù)據(jù)鎖入寄存器。）表 2.1 時鐘波形參數(shù)序號 參數(shù) 最小值 最大值1 tf(H) 下降沿時間 3ns2 tw(HL) 低電平持續(xù)時間 Q-43 tw(HH) 高電平持續(xù)時間 Q-54 tr(H) 上升沿時間 3ns5 td(HL-HH) 延遲時間 0 4ns6 tc(H) 周期 33.3ns 606ns
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2007
【分類號】：TP332

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1 Joe Kelly ,Ariana Salagianis ,潘其濤;RF前端整合到SOC芯片中給生產(chǎn)測試帶來的變革[J];半導(dǎo)體技術(shù);2004年09期

2 駱濤;SOC芯片測試的技術(shù)和經(jīng)濟考慮[J];半導(dǎo)體技術(shù);2004年12期

3 盧sス

本文編號：2595496