【摘要】：隨著科學(xué)技術(shù)的飛速發(fā)展,微處理器被廣泛的使用,作為微處理器中的關(guān)鍵器件——存儲(chǔ)單元的可靠性受到越來(lái)越多的關(guān)注。由于存儲(chǔ)器件其本身的特性,容易產(chǎn)生SE(Software error)和HE(Hardware error),而存儲(chǔ)單元失效的最主要原因是SE。所謂SE就是,存儲(chǔ)單元受到α粒子的輻射從而引起單粒子翻轉(zhuǎn),從而造成存儲(chǔ)單元的失效。因此抗存儲(chǔ)器件失效成為目前高可靠微處理器設(shè)計(jì)中的關(guān)鍵。 針對(duì)上述問(wèn)題,本文首先對(duì)處理器的體系結(jié)構(gòu)進(jìn)行了優(yōu)化,采用經(jīng)典的RISC架構(gòu),32位指令集,三地址格式,小端方式存儲(chǔ)。在設(shè)計(jì)中引入了流水線技術(shù),加大了微處理器的吞吐率,使得部分硬件得以共享,提高了使用率。乘法器部分采用改進(jìn)的BOOTH算法,與微處理器的性能更加匹配,更加適合高速設(shè)備。對(duì)于不同的中斷情況,設(shè)計(jì)了7種操作模式,在內(nèi)部存儲(chǔ)系統(tǒng)里面都分配有專(zhuān)門(mén)的使用地址,便于異常的進(jìn)入和返回。在抗存儲(chǔ)單元失效方面,對(duì)奇偶校驗(yàn)碼、循環(huán)冗余碼、Hamming碼以及改進(jìn)Hamming碼這幾種EDAC(Error Detection and Correction Code)技術(shù)進(jìn)行了研究和比較。由于內(nèi)部存儲(chǔ)單元一般是單位錯(cuò)很少發(fā)生連續(xù)多位錯(cuò)誤,選取改進(jìn)的Hamming碼進(jìn)行檢錯(cuò)糾錯(cuò).改進(jìn)Hamming碼其平均無(wú)故障工作時(shí)間和誤檢率均優(yōu)于其他幾種。 在設(shè)計(jì)的實(shí)現(xiàn)方面,采用Verilog HDL硬件描述語(yǔ)言對(duì)微處理器進(jìn)行RTL級(jí)的編寫(xiě)并通過(guò)加入EDAC模塊來(lái)實(shí)現(xiàn)抗存儲(chǔ)單元失效的功能。通過(guò)使用Debussy進(jìn)行信號(hào)跟蹤和結(jié)構(gòu)改進(jìn),然后在Modelsim上進(jìn)行指令的仿真和測(cè)試。為了模擬存儲(chǔ)單元受到α粒子的影響而產(chǎn)生的存儲(chǔ)信息位的翻轉(zhuǎn),對(duì)存儲(chǔ)單元隨機(jī)故障注入,證明設(shè)計(jì)達(dá)到了抗存儲(chǔ)單元失效的功能。最后,對(duì)代碼使用綜合工具進(jìn)行綜合,完成抗內(nèi)部存儲(chǔ)單元失效的32位微處理器的設(shè)計(jì)。
【圖文】：

微處理器系統(tǒng)結(jié)構(gòu)框圖

小端存儲(chǔ)器組織
【學(xué)位授予單位】：華中科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2011
【分類(lèi)號(hào)】：TP333

【參考文獻(xiàn)】

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本文編號(hào)：2593199