【摘要】： 隨著計(jì)算機(jī)的工作環(huán)境由潔凈環(huán)境拓寬到工業(yè)現(xiàn)場(chǎng)、野外以及外太空等惡劣環(huán)境中，微處理器的可靠性逐漸成為一個(gè)值得關(guān)注的課題。另外，隨著微處理器制造工藝逐步采用納米級(jí)制程，集成電路特征尺寸的減小，電源電壓的降低和頻率的升高，微處理器對(duì)串?dāng)_、電壓擾動(dòng)、電磁干擾以及輻射等各種噪聲干擾變得更加敏感，并可能引發(fā)錯(cuò)誤的操作，因此對(duì)微處理器的可靠性設(shè)計(jì)提出了更高的要求。 本文首先探討了高可靠微處理器在RTL級(jí)設(shè)計(jì)時(shí)應(yīng)考慮的加固策略，同時(shí)重點(diǎn)研究分析了三模冗余技術(shù)、時(shí)空三模冗余技術(shù)和EDAC技術(shù)。接著是運(yùn)用這三種技術(shù)對(duì)R80515微處理器的定時(shí)器進(jìn)行加固設(shè)計(jì)。在ModelSim SE中對(duì)加固后的定時(shí)器的可靠性進(jìn)行仿真測(cè)試。在Xilinx ISE中綜合實(shí)現(xiàn)，分析加固后定時(shí)器的面積開(kāi)銷和時(shí)間開(kāi)銷。綜合考量各個(gè)方面后，選出加固定時(shí)器的最佳技術(shù)。最后重點(diǎn)研究了有限狀態(tài)機(jī)的加固技術(shù)，并對(duì)中斷控制器中的有限狀態(tài)機(jī)進(jìn)行了加固分析。
【圖文】：

圖2.5三模冗余后的關(guān)鍵路徑圖冗余技術(shù)的改進(jìn)分析的小節(jié)中，本文分析出三模冗余技術(shù)在提高可的面積開(kāi)銷。在三模冗余技術(shù)日益成熟應(yīng)用到電路焦到如何降低三模冗余的面積開(kāi)銷問(wèn)題。從三模冗的存儲(chǔ)器/寄存器上去降低面積開(kāi)銷是不可能的，但研究的。由于每個(gè)表決器功能都相同，在對(duì)一組存，運(yùn)用分時(shí)復(fù)用的思想，完全可以做到用一個(gè)表決

存器/////////////////////////////////////寄存器///存存儲(chǔ)器器器EDACCCCC組合電路路」EnAeeeee存儲(chǔ)器器單單元元元譯碼器器器器1編碼器器器單元元圖2.10EDAC關(guān)鍵路徑結(jié)構(gòu)圖器和譯碼器所需的邏輯單元的數(shù)量直接與寄存器/存此當(dāng)寄存器/存儲(chǔ)器單元位數(shù)增加時(shí)，關(guān)鍵路徑的延時(shí)把16位的寄存器分解成兩個(gè)8位的寄存器加固，這延，，這也是本文選擇[12，8]海明糾錯(cuò)碼加固R805技術(shù)的改進(jìn)小節(jié)中可知，編碼器和譯碼器是面積開(kāi)銷的主要部面積開(kāi)銷，可以讓一個(gè)寄存器/存儲(chǔ)器組共用一對(duì)編存器/存儲(chǔ)器組而言，在一個(gè)時(shí)鐘周期內(nèi)通常只有一被使用，因此由多個(gè)寄存器/存儲(chǔ)器單元共享一對(duì)編碼進(jìn)后的EDAC技術(shù)如圖2.10所示。
【學(xué)位授予單位】：哈爾濱工程大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2007
【分類號(hào)】：TP332.3

【引證文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前1條

1 王源源;嵌入式系統(tǒng)底層軟硬件可靠性保障技術(shù)研究及其應(yīng)用[D];電子科技大學(xué);2012年

本文編號(hào)：2589021