本文關(guān)鍵詞：一種基于Verilog的大整數(shù)除法器的實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著計(jì)算機(jī)網(wǎng)絡(luò)和現(xiàn)代信息技術(shù)的蓬勃發(fā)展,大整數(shù)的除法作為一項(xiàng)基本運(yùn)算在各種場(chǎng)合扮演著越來(lái)越重要的作用。在物理學(xué)、生物學(xué)和化學(xué)等學(xué)科的許多研究中,都離不開(kāi)大整數(shù)的除法運(yùn)算。而在信息安全領(lǐng)域,眾多加解密技術(shù)如RSA、ECC、DSA以及ElGamal等公鑰密碼算法更是以大整數(shù)的運(yùn)算為基礎(chǔ)的,而大整數(shù)的除法運(yùn)算正是大整數(shù)運(yùn)算的重要組成部分之一,因此,如何快速完成大整數(shù)的除法運(yùn)算,對(duì)這些加解密算法起著至關(guān)重要的作用。盡管在很多場(chǎng)合下,研究人員更多的是采用C語(yǔ)言或者C++來(lái)實(shí)現(xiàn)大整數(shù)的各項(xiàng)運(yùn)算算法,但是由于這些加密算法都會(huì)運(yùn)用到芯片的加密程序中,因此大整數(shù)除法的硬件實(shí)現(xiàn)就顯得格外重要了。由于在眾多硬件描述語(yǔ)言中,Verilog HDL語(yǔ)言效率高,靈活性強(qiáng),而且最為常用,因此本文目標(biāo)是以Verilog HDL語(yǔ)言為基礎(chǔ),實(shí)現(xiàn)位寬達(dá)到2048位的被除數(shù)對(duì)除數(shù)進(jìn)行相除的大整數(shù)除法器。本文首先對(duì)包括除法在內(nèi)的大整數(shù)的運(yùn)算的重要性及意義做了簡(jiǎn)明扼要的闡述,并且對(duì)從大整數(shù)除法得到重視以來(lái)科學(xué)家們對(duì)其的研究與實(shí)現(xiàn)所做的大量工作做了一定的介紹。然后對(duì)大整數(shù)的存儲(chǔ)方法以及表示方法進(jìn)行了說(shuō)明,接著分析了大整數(shù)的加法、減法以及乘法的算法思想及實(shí)現(xiàn)思路,并且對(duì)常見(jiàn)的幾種大整數(shù)的除法算法盡行了分析和比較之后,確定使用估商試除法的思想來(lái)最終完成大整數(shù)除法器的設(shè)計(jì)。對(duì)于估商試除法來(lái)說(shuō),最關(guān)鍵的一步就是估商的過(guò)程,因?yàn)閷?duì)商的估計(jì)越準(zhǔn)確,后續(xù)對(duì)商的糾正工作就會(huì)越簡(jiǎn)單,否則,修正商就會(huì)浪費(fèi)大量的時(shí)間與空間。因此在對(duì)商的估計(jì)與修正中,采用了唐納德.克努特于六十年代提出的估商算法,這個(gè)算法可以使估商的誤差不大于2,使得整個(gè)除法的運(yùn)算量得到大大簡(jiǎn)化。本文花了最大篇幅對(duì)大整數(shù)除法器的實(shí)現(xiàn)過(guò)程進(jìn)行了詳細(xì)的介紹。在確定了采用克努特估商算法聯(lián)合試除法的思想來(lái)設(shè)計(jì)除法器之后,本文首先明確了整個(gè)除法的運(yùn)算過(guò)程和步驟,并以此為基礎(chǔ)設(shè)計(jì)了除法器的主體架構(gòu)。然后根據(jù)大整數(shù)除法器的主體架構(gòu)對(duì)各個(gè)模塊進(jìn)行了劃分,并最終完成設(shè)計(jì)和驗(yàn)證工作。本文所設(shè)計(jì)的大整數(shù)除法器可以完成被除數(shù)位寬為2048位甚至位數(shù)更高的大整數(shù)的除法運(yùn)算,另外,由于將大整數(shù)轉(zhuǎn)換為2~(64)進(jìn)制數(shù),使得除法器的運(yùn)算效率大大提升。
【關(guān)鍵詞】：大整數(shù) 除法器 Verilog HDL 估商
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TP332.22
【目錄】：

• 摘要5-6
• ABSTRACT6-10
• 符號(hào)對(duì)照表10-11
• 縮略語(yǔ)對(duì)照表11-14
• 第一章 緒論14-18
• 1.1 大整數(shù)除法的研究背景及研究意義14-15
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀15-16
• 1.3 論文內(nèi)容的安排16-18
• 第二章 相關(guān)基礎(chǔ)知識(shí)18-36
• 2.1 數(shù)論基礎(chǔ)知識(shí)18-21
• 2.2 對(duì)普通除法器的介紹21-22
• 2.2.1 傳統(tǒng)的除法器的算法21-22
• 2.2.2 循環(huán)型除法器的算法22
• 2.2.3 普通除法器的小節(jié)22
• 2.3 大整數(shù)的基本運(yùn)算簡(jiǎn)介22-25
• 2.3.1 大數(shù)的表示方法22-23
• 2.3.2 大整數(shù)的加法運(yùn)算23-24
• 2.3.3 大整數(shù)的減法運(yùn)算24
• 2.3.4 大整數(shù)的乘法運(yùn)算24-25
• 2.4 幾種大整數(shù)除法的算法25-29
• 2.4.1 牛頓迭代法25-26
• 2.4.2 對(duì)求倒數(shù)法的改進(jìn)26-27
• 2.4.3 浮點(diǎn)除法27-28
• 2.4.4 估商試除法28-29
• 2.5 SRAM簡(jiǎn)介29-33
• 2.5.1 SRAM的結(jié)構(gòu)介紹29-32
• 2.5.2 SRAM的工作原理32-33
• 2.6 本章小結(jié)33-36
• 第三章 大整數(shù)除法器的實(shí)現(xiàn)36-54
• 3.1 Verilog HDL硬件描述語(yǔ)言簡(jiǎn)介36-37
• 3.1.1 硬件描述語(yǔ)言36
• 3.1.2 Verilog HDL的在數(shù)字集成電路設(shè)計(jì)中的優(yōu)點(diǎn)36-37
• 3.2 大整數(shù)除法器的框架設(shè)計(jì)37-39
• 3.3 對(duì)部分寄存器的介紹和對(duì)存儲(chǔ)器的要求39-44
• 3.3.1 對(duì)部分寄存器的介紹39-43
• 3.3.2 存儲(chǔ)器的要求43-44
• 3.4 大整數(shù)除法器的模塊介紹44-52
• 3.4.1 數(shù)零模塊44-45
• 3.4.2 小數(shù)除法模塊45-46
• 3.4.3 大整數(shù)乘法控制模塊46-47
• 3.4.4 大整數(shù)乘法運(yùn)算模塊47-48
• 3.4.5 大整數(shù)除法控制模塊48-51
• 3.4.6 SRAM控制模塊51-52
• 3.5 本章小結(jié)52-54
• 第四章 大整數(shù)除法器的仿真與驗(yàn)證54-60
• 4.1 驗(yàn)證平臺(tái)的搭建54-55
• 4.1.1 仿真與驗(yàn)證概述54
• 4.1.2 測(cè)試平臺(tái)的搭建54-55
• 4.2 大整數(shù)除法器的功能仿真55-57
• 4.2.1 仿真工具的簡(jiǎn)介55
• 4.2.2 仿真結(jié)果分析55-57
• 4.3 綜合與后仿57-58
• 4.4 本章小結(jié)58-60
• 第五章 總結(jié)與展望60-62
• 5.1 本論文的總結(jié)60
• 5.2 對(duì)未來(lái)的展望60-62
• 參考文獻(xiàn)62-64
• 致謝64-66
• 作者簡(jiǎn)介66-67

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  本文關(guān)鍵詞：一種基于Verilog的大整數(shù)除法器的實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

本文編號(hào)：255368