本文關(guān)鍵詞：基于FPGA的PCI Express高速數(shù)據(jù)交換技術(shù)研究，由筆耕文化傳播整理發(fā)布。

【摘要】：本課題來源于國家自然科學(xué)基金重點項目“基于AIS的船舶無線自動定位的新理論與關(guān)鍵技術(shù)”(NO.61231006),該項目采用軟件接收機的技術(shù)架構(gòu)研究實現(xiàn)AIS基帶信號的處理。本課題在該項目中承擔(dān)射頻信號下變頻后AD高速采樣數(shù)據(jù)初步I/Q解調(diào)后的高速數(shù)據(jù)傳輸接口部分的研究設(shè)計。本研究將FPGA解調(diào)后的數(shù)據(jù)實時傳輸?shù)絇C機的軟件平臺,其需求的數(shù)據(jù)傳輸速率為931.84Mb/s。由于研究成果應(yīng)用于工業(yè)實現(xiàn),考慮到設(shè)計的穩(wěn)定性和高速的數(shù)據(jù)交換要求,本設(shè)計需要使用PCI Express總線才能滿足設(shè)計的需求。根據(jù)PCI Express總線的性能以及對設(shè)計成本的考慮,本設(shè)計使用PCI Express1.1協(xié)議實現(xiàn)高速數(shù)據(jù)交換功能。主要完成了以下幾方面的研究內(nèi)容。(1)深入研究了PCI Express系統(tǒng)的拓撲結(jié)構(gòu)以及PCI Express總線的層次結(jié)構(gòu),從而確定了系統(tǒng)頂層的設(shè)計架構(gòu),將設(shè)計劃分為事務(wù)層、數(shù)據(jù)鏈路層和物理層三個層次,同時確定了系統(tǒng)時鐘以及各層次的時鐘。(2)具體研究了PCI Express端點各層次的實現(xiàn)方法,具體設(shè)計了各層次的模塊功能,并通過編寫RTL編碼,設(shè)計實現(xiàn)了單方向2.5Gb/s的發(fā)送和接收速率,同時實現(xiàn)了事務(wù)層的流控制協(xié)議、數(shù)據(jù)鏈路層的Ack/Nak鏈路傳輸協(xié)議和物理層的鏈路訓(xùn)練和初始化功能,從而保證了數(shù)據(jù)的正確傳輸,完成了整個系統(tǒng)功能的設(shè)計。(3)對整個設(shè)計進行了驗證,在Modelsim SE 6.5平臺上對基于FPGA設(shè)計的各子模塊進行了功能驗證,并運行整個系統(tǒng)進行功能仿真,從而驗證了本設(shè)計所有的邏輯與功能；并對設(shè)計進行了時序驗證,通過分析設(shè)計的關(guān)鍵路徑,找出了時序違例的原因,并通過時序約束與時序優(yōu)化兩種方法使設(shè)計滿足了時序的要求。同時對設(shè)計進行了硬件驗證,經(jīng)測試設(shè)計滿足了2.5Gb/s的數(shù)據(jù)傳輸速率。
【關(guān)鍵詞】：PCI Express協(xié)議 高速數(shù)據(jù)傳輸 總線 FPGA
【學(xué)位授予單位】：大連海事大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TP334.7
【目錄】：

• 摘要5-6
• ABSTRACT6-10
• 第1章 緒論10-14
• 1.1 課題的研究背景與意義10
• 1.2 高速數(shù)據(jù)交換技術(shù)的國內(nèi)外發(fā)展現(xiàn)狀10-12
• 1.3 論文的主要內(nèi)容12-14
• 第2章 PCI Express總線研究14-28
• 2.1 PCI Express系統(tǒng)結(jié)構(gòu)14-16
• 2.2 PCI Express層次結(jié)構(gòu)16-17
• 2.3 事務(wù)層協(xié)議17-21
• 2.3.1 事務(wù)層包的結(jié)構(gòu)17-19
• 2.3.2 路由方式19-20
• 2.3.3 流控制協(xié)議20-21
• 2.4 數(shù)據(jù)鏈路層協(xié)議21-25
• 2.4.1 數(shù)據(jù)鏈路層包的結(jié)構(gòu)22-23
• 2.4.2 Ack/Nak協(xié)議23-25
• 2.5 物理層協(xié)議25-27
• 2.5.1 數(shù)據(jù)包結(jié)構(gòu)25
• 2.5.2 亂序原則25-26
• 2.5.3 8b/10b編碼協(xié)議26-27
• 2.6 本章小結(jié)27-28
• 第3章 PCI Express接口模塊設(shè)計28-59
• 3.1 系統(tǒng)時鐘設(shè)計28-30
• 3.2 物理層協(xié)議設(shè)計30-41
• 3.2.1 Rocket IO GTP收發(fā)器原理31-32
• 3.2.2 數(shù)據(jù)傳輸設(shè)計32-38
• 3.2.3 鏈路訓(xùn)練和狀態(tài)機38-41
• 3.3 數(shù)據(jù)鏈路層協(xié)議設(shè)計41-49
• 3.3.1 數(shù)據(jù)包發(fā)送模塊設(shè)計41-43
• 3.3.2 數(shù)據(jù)包接收模塊設(shè)計43-45
• 3.3.3 Ack/Nak鏈路傳輸協(xié)議設(shè)計45-48
• 3.3.4 數(shù)據(jù)鏈路控制與管理狀態(tài)機設(shè)計48-49
• 3.4 事務(wù)層協(xié)議設(shè)計49-58
• 3.4.1 事務(wù)包發(fā)送模塊設(shè)計50-52
• 3.4.2 事務(wù)包接收模塊設(shè)計52-55
• 3.4.3 配置空間功能設(shè)計55-56
• 3.4.4 流控制協(xié)議設(shè)計56-58
• 3.5 本章小結(jié)58-59
• 第4章 PCI Express接口模塊的仿真驗證及優(yōu)化59-73
• 4.1 PCI Express功能仿真59-64
• 4.1.1 驗證環(huán)境59-60
• 4.1.2 仿真結(jié)果60-64
• 4.2 PCI Express時序分析64-69
• 4.2.1 靜態(tài)時序分析原理64-65
• 4.2.2 時序約束設(shè)計65-67
• 4.2.3 時序優(yōu)化67-69
• 4.3 下板測試驗證69-72
• 4.4 本章小結(jié)72-73
• 總結(jié)73-75
• 參考文獻75-78
• 致謝78-79
• 作者簡介79

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  本文關(guān)鍵詞：基于FPGA的PCI Express高速數(shù)據(jù)交換技術(shù)研究，由筆耕文化傳播整理發(fā)布。

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本文編號：255093