【摘要】：近年來(lái)，隨著物聯(lián)網(wǎng)被我國(guó)列為國(guó)家五大新興戰(zhàn)略性產(chǎn)業(yè)之一，，并寫入“政府報(bào)告”，物聯(lián)網(wǎng)在我國(guó)受到了社會(huì)各界的極大關(guān)注。嵌入式系統(tǒng)技術(shù)作為物聯(lián)網(wǎng)的三大關(guān)鍵技術(shù)之一，對(duì)其進(jìn)行的研究和設(shè)計(jì)有著很廣闊的市場(chǎng)應(yīng)用前景和實(shí)用價(jià)值。 ARM926EJ-S微處理器是ARM公司的一款高性價(jià)比的嵌入式微處理器，而基于ARM926EJ-S微處理器的存儲(chǔ)層次結(jié)構(gòu)的研究是整個(gè)嵌入式系統(tǒng)研究的重要部分，一定程度上來(lái)說(shuō)，其存儲(chǔ)層次結(jié)構(gòu)的研究與設(shè)計(jì)對(duì)我國(guó)物聯(lián)網(wǎng)的發(fā)展有著很大的推動(dòng)作用。本文所做的主要工作如下： 1)首先對(duì)基于ARM926EJ-S微處理器的存儲(chǔ)層次結(jié)構(gòu)作了概括性的介紹，包括其內(nèi)部的主要組成模塊：內(nèi)存管理模塊(MMU)和高速緩存模塊(Cache)； 2)隨后重點(diǎn)研究了內(nèi)存管理模塊(MMU)、高速緩存模塊(Cache)和寫緩沖模塊，包括各個(gè)模塊的功能、設(shè)計(jì)要素和結(jié)構(gòu)，并使用Verilog硬件描述語(yǔ)言設(shè)計(jì)了各個(gè)模塊。在設(shè)計(jì)高速緩存模塊時(shí)，改變了傳統(tǒng)的寫回緩沖結(jié)構(gòu)，使其保存臟數(shù)據(jù)的效率提高了一倍，同時(shí)對(duì)AHB總線的利用率也提高了一倍； 3)最后使用ModelSim仿真軟件對(duì)設(shè)計(jì)的各個(gè)模塊進(jìn)行了功能仿真，仿真覆蓋了每個(gè)模塊幾乎所有的功能。 仿真的結(jié)果表明本文所設(shè)計(jì)的存儲(chǔ)層次結(jié)構(gòu)完成了ARM926EJ-S微處理器內(nèi)核對(duì)內(nèi)存的所有的訪問(wèn)請(qǐng)求，并且滿足了各個(gè)模塊的所有功能要求，符合ARM926EJ-S對(duì)微處理器存儲(chǔ)層次結(jié)構(gòu)的要求。
【圖文】：

3.1 MMU 的功能仿真對(duì) MMU 的主要功能進(jìn)行了仿真，比如：MMU 的缺失和命中；TLB 模塊略；TB 模塊的轉(zhuǎn)換表搜索過(guò)程；訪問(wèn)權(quán)限和 MMU 錯(cuò)誤檢查；使 TLB 條過(guò)程。.1 MMU 的缺失和命中仿真圖 3.1 是微處理器內(nèi)核訪問(wèn) MMU 時(shí)，缺失的情況。從圖 3.1 中我們可U 監(jiān)測(cè)到微處理器內(nèi)核發(fā)出讀的訪問(wèn)請(qǐng)求(rd=1)后，TLB 根據(jù)發(fā)出的改進(jìn)址(MVA_CPU=32’hff01_abc0，8 位 16 進(jìn)制數(shù))遍歷內(nèi)部的緩存器。由于在命中，MMU 發(fā)出一個(gè)周期的缺失信號(hào)(TLB_miss=1)，同時(shí)鎖住所有模塊(LOCK=1)。一直等到 TB 模塊將數(shù)據(jù)準(zhǔn)備好(pa_ready=1’b1，1 位 2 進(jìn)制流水線(LOCK=0)。

充 主 TLB 的 同 時(shí) ， 將 PA(PA=32’he0a0_abc0) 、 cacheable(cache=1) 和bufferable(bufferable=1)送給存儲(chǔ)層次系統(tǒng)中的其他功能模塊。圖 3.2 是微處理器內(nèi)核訪問(wèn) MMU 時(shí)，命中的情況。圖 3.2 中微處理器內(nèi)核發(fā)出讀的訪問(wèn)請(qǐng)求(MVA_CPU=32’hff01_a810)，在 MMU 的 TLB 中命中主 TLB 的第0 個(gè)條目，并且將 MVA 對(duì)應(yīng)的 PA(PA=32’he0a0_a810)、cacheable(cacheable=1)和bufferable(bufferable=1)送出。圖 3.2 MMU 模塊命中的情況圖 3.2 中改進(jìn)的虛擬地址其實(shí)命中的就是，圖 3.1 中 MMU 發(fā)生缺失后，填充到主 TLB 的第 0 個(gè)條目，所以我們可以看出兩張圖的 PA 高 22 位是同樣的，且cacheable 和 bufferable 的值也是一樣的。3.1.2 主 TLB 的替換策略仿真圖 3.3 展示了主 TLB 的 Round_Robin 替換策略
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2013
【分類號(hào)】：TP333

【參考文獻(xiàn)】

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本文編號(hào)：2552195