【摘要】：在計算機體系結(jié)構(gòu)中，處理器存取速度一直比主存存儲器快的多，使處理器的高速處理能力不能充分發(fā)揮，整個系統(tǒng)的工作效率受到影響，因此需要設計高速緩沖存儲器（Cache）以解決速度匹配的問題。Cache中的SRAM讀取速度一般要比主存儲器（DRAM）快3~4倍。根據(jù)時間局部性和空間局部性原理，Cache可以極大地提高處理器的效率。 本文的主要工作是設計應用于32位并行處理器EPIP中的多線程非阻塞指令Cache。首先分析了多線程非阻塞Cache的處理器需求，然后提出其時序要求和一種實現(xiàn)方案，利用SystemVerilog對該方案進行RTL級建模并使用OVM庫建立驗證環(huán)境進行性能評估。 為了實現(xiàn)高性能的設計要求，優(yōu)化了多種設計結(jié)構(gòu)。使用Cache緩沖表和線程請求順序表兩種硬件結(jié)構(gòu)滿足非阻塞和多線程返回數(shù)據(jù)順序的要求；為了提高Cache的命中率，采用多路組相聯(lián)映像方式；在替換策略上，采用LRU（LeastRecently Used），最近最少使用算法；為了提高虛擬地址向物理地址轉(zhuǎn)換的效率，增加了地址查找緩沖結(jié)構(gòu)；支持高速緩存的撤銷請求，當對應線程撤銷請求有效時，高速緩存停止發(fā)送撤銷信號有效前所有數(shù)據(jù)；為更好利用程序的空間局部性原理，提高高速緩存的命中率，增加外部數(shù)據(jù)請求的預取。 通過驗證比較，設計的指令Cache支持最大阻塞長度為8個數(shù)據(jù)請求，最短返回周期為5個時鐘周期，，內(nèi)含32KB的SRAM，使用SMIC0.18um工藝綜合后的最大工作時鐘頻率為250MHz，等效邏輯門300K，核心工功耗約92mW，芯片面積為3mm2，可滿足大多數(shù)支持多線程和超前執(zhí)行處理器的需求。
【學位授予單位】：華中科技大學
【學位級別】：碩士
【學位授予年份】：2012
【分類號】：TP332

【引證文獻】

相關(guān)碩士學位論文 前1條

1 范子果;多核平臺下CPU優(yōu)先級調(diào)度算法的研究與模擬[D];華東師范大學;2013年

本文編號：2550709