【摘要】：浮點(diǎn)數(shù)表示范圍廣、精度高，能夠滿(mǎn)足現(xiàn)代社會(huì)對(duì)信息精度的要求，同時(shí)浮點(diǎn)運(yùn)算過(guò)程復(fù)雜，執(zhí)行時(shí)間長(zhǎng)，因而浮點(diǎn)運(yùn)算單元（FPU，F(xiàn)loating Point Unit）是現(xiàn)代處理器中決定性能的關(guān)鍵部分。浮點(diǎn)融合乘加單元（MAF，Multiply-add Fused）用一條指令就可以執(zhí)行乘加操作，代替了傳統(tǒng)的先乘后加，減少了一次中間舍入，在提高結(jié)果精度的同時(shí)降低了延時(shí)。同時(shí)MAF也可以執(zhí)行加、減、乘操作，在現(xiàn)代處理器中得到了廣泛應(yīng)用。 在分析對(duì)比了傳統(tǒng)浮點(diǎn)乘加結(jié)構(gòu)和低延時(shí)浮點(diǎn)乘加結(jié)構(gòu)之后，選取低延時(shí)浮點(diǎn)乘加結(jié)構(gòu)作為設(shè)計(jì)模板，將其劃分為三級(jí)流水線(xiàn)，并對(duì)其進(jìn)行改進(jìn)，設(shè)計(jì)出了支持非規(guī)格化數(shù)處理的雙精度浮點(diǎn)乘加單元。第一級(jí)流水線(xiàn)實(shí)現(xiàn)尾數(shù)乘法和指數(shù)對(duì)階；第二級(jí)流水線(xiàn)為規(guī)格化移位提前到主加法之前做準(zhǔn)備，主要完成前導(dǎo)零判斷和主加法結(jié)果符號(hào)判斷；第三級(jí)流水線(xiàn)完成規(guī)格化移位及加法和舍入。 進(jìn)一步對(duì)設(shè)計(jì)進(jìn)行優(yōu)化。改進(jìn)了對(duì)階移位模塊，避免了左右雙向移位，同時(shí)改進(jìn)結(jié)構(gòu)使移位量的產(chǎn)生和移位操作并行進(jìn)行；改進(jìn)了前導(dǎo)零判斷模塊，推導(dǎo)出了支持三輸入的前導(dǎo)零預(yù)測(cè)算法，并采用基于4:2優(yōu)先編碼器的優(yōu)先編碼樹(shù)來(lái)實(shí)現(xiàn)；將第二級(jí)流水線(xiàn)中的加法器改為雙通路半加結(jié)構(gòu)，避免了規(guī)格化移位前全長(zhǎng)的求補(bǔ)操作，提前進(jìn)行了一部分規(guī)格化移位，填補(bǔ)了前導(dǎo)零判斷模塊的延時(shí)空隙。 最后對(duì)設(shè)計(jì)結(jié)果進(jìn)行仿真和綜合。采用直接生成的測(cè)試向量進(jìn)行驗(yàn)證，結(jié)果表明可以實(shí)現(xiàn)預(yù)期的乘加功能。在SMIC0.13μm工藝條件下進(jìn)行綜合，，結(jié)果表明，改進(jìn)后的對(duì)階移位模塊在面積基本不變的情況下延時(shí)上減少了14.4%；支持三輸入的前導(dǎo)零預(yù)測(cè)算法比二輸入前導(dǎo)零預(yù)測(cè)算法在延時(shí)上減少了17.3%，面積上減少了21.5%。對(duì)優(yōu)化后的浮點(diǎn)乘加單元進(jìn)行綜合，得到整個(gè)浮點(diǎn)乘加單元的延時(shí)是8.6ns，面積等效為8.9萬(wàn)個(gè)與非門(mén)。
【學(xué)位授予單位】：華南理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2012
【分類(lèi)號(hào)】：TP332

【參考文獻(xiàn)】

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1 鄒文聰;唐禎安;王開(kāi)宇;巢明;葛良偉;;浮點(diǎn)乘加部件中有符號(hào)數(shù)前導(dǎo)0預(yù)測(cè)算法[J];中國(guó)集成電路;2011年02期

相關(guān)碩士學(xué)位論文 前2條

1 秦鵬;六十四位浮點(diǎn)乘加器的設(shè)計(jì)與實(shí)現(xiàn)[D];西北工業(yè)大學(xué);2003年

2 毛二坤;高性能浮點(diǎn)乘加部件的研究與實(shí)現(xiàn)[D];國(guó)防科學(xué)技術(shù)大學(xué);2006年

本文編號(hào)：2534688