【摘要】：針對(duì)傳統(tǒng)Data-aware結(jié)構(gòu)SRAM讀操作過程中出現(xiàn)的行半選擇帶來的功耗浪費(fèi)問題,提出了一種改進(jìn)型data-aware 9T結(jié)構(gòu)的SRAM電路.與傳統(tǒng)SRAM相比,該結(jié)構(gòu)通過Cross-Point讀的訪問方式解決了讀過程中被選中行中,由于半選擇單元存在讀通路引起的位線功耗浪費(fèi)問題.實(shí)驗(yàn)數(shù)據(jù)表明,提出的SRAM電路,至多可以降低514%位線上消耗的功耗.測試電路采用0.13μm工藝,設(shè)計(jì)了一個(gè)16kb SRAM電路,工作電壓為420mV,平均功耗為5.37μW.
[Abstract]:In view of the power consumption waste caused by the row half selection in the SRAM reading operation of the traditional Dataaware structure, an improved dataware9T structure SRAM circuit is proposed. Compared with the traditional SRAM, this structure solves the power consumption of bit line power consumption caused by the reading path in the selected row by the CrossPoint reading process. Experimental data show that the proposed SRAM circuit can reduce the power consumption on 514%bit line. The test circuit adopts the 0.13渭m process, and a 16kbSRAM circuit is designed with the working voltage of 420mV and the average power consumption of 5.37渭W.
【作者單位】： 同濟(jì)大學(xué)電子與科學(xué)技術(shù)系;上海交通大學(xué)微電子學(xué)院;
【分類號(hào)】：TP333

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本文編號(hào)：2511293