【摘要】：為適應(yīng)未來信息化戰(zhàn)爭的需要,導(dǎo)彈武器系統(tǒng)將采用更先進(jìn)的導(dǎo)航制導(dǎo)控制技術(shù),如多模復(fù)合導(dǎo)航制導(dǎo)、更加復(fù)雜的誤差補(bǔ)償算法、在多源信號采集處理中廣泛采用的數(shù)字濾波等等。目前主要依靠通用DSP構(gòu)建彈上計(jì)算機(jī)進(jìn)行相關(guān)的信息處理,難以滿足多種類高性能計(jì)算的要求。若將一些復(fù)雜的導(dǎo)航算法在硬件層面上實(shí)現(xiàn),將大大提高導(dǎo)彈導(dǎo)航控制系統(tǒng)的實(shí)時性、精度和可靠性。 本論文首先查閱相關(guān)文獻(xiàn)資料,分析研究常用的捷聯(lián)慣性導(dǎo)航算法,確立了設(shè)計(jì)雙精度浮點(diǎn)矩陣運(yùn)算IP核的具體方案,并對各個運(yùn)算模塊進(jìn)行了劃分。其次,對浮點(diǎn)運(yùn)算器設(shè)計(jì)方法進(jìn)行了深入研究,根據(jù)IEEE754浮點(diǎn)標(biāo)準(zhǔn),采用Verilog HDL語言在Spartan-6系列FPGA上設(shè)計(jì)了浮點(diǎn)加、減、乘、除、開方基本浮點(diǎn)運(yùn)算模塊。再次,通過分析研究導(dǎo)航算法的特點(diǎn),設(shè)計(jì)出了分布式并行計(jì)算的硬件體系結(jié)構(gòu)。本論文創(chuàng)新地設(shè)計(jì)了一種基于流水線結(jié)構(gòu)的多個浮點(diǎn)運(yùn)算器并行計(jì)算的IP硬件體系結(jié)構(gòu),在有限的硬件資源上實(shí)現(xiàn)了速度和面積的最優(yōu)。該結(jié)構(gòu)包括一個中心調(diào)度模塊和十個并行浮點(diǎn)基本運(yùn)算模塊。中心調(diào)度模塊負(fù)責(zé)組織控制算法的計(jì)算步驟和順序。外圍模塊符合IEEE754標(biāo)準(zhǔn),可同時進(jìn)行三組加、減、乘、除運(yùn)算和一組開方運(yùn)算。并按照AHB總線標(biāo)準(zhǔn)設(shè)計(jì)了矩陣運(yùn)算IP接口,用于和SOC內(nèi)處理器進(jìn)行數(shù)據(jù)交互。以此為基礎(chǔ),實(shí)現(xiàn)了捷聯(lián)慣性導(dǎo)航算法的導(dǎo)航計(jì)算、四元數(shù)矩陣轉(zhuǎn)換和卡爾曼濾波中關(guān)鍵的矩陣求逆。 最后在賽靈思的FPGA芯片上驗(yàn)證以上IP設(shè)計(jì),并與C6713B DSP開發(fā)板上三種算法的運(yùn)行速度和計(jì)算精度作比較。實(shí)驗(yàn)表明,在計(jì)算精度一致的同時,IP核的運(yùn)算速度要大大高于DSP,大約是其10倍以上。
[Abstract]:In order to meet the needs of future information warfare, the missile weapon system will adopt more advanced navigation guidance and control technology, such as multi-mode composite navigation guidance, more complex error compensation algorithm. Digital filtering is widely used in multi-source signal acquisition and processing. At present, it is difficult to meet the requirements of many kinds of high performance computing by relying on the general DSP to construct the pop-up computer for related information processing. If some complex navigation algorithms are implemented at the hardware level, the real-time, accuracy and reliability of the missile navigation control system will be greatly improved. First of all, this paper refers to the relevant literature, analyzes and studies the commonly used strapdown inertial navigation algorithm, establishes the specific scheme of designing double-precision floating-point matrix operation IP kernel, and divides each operation module. Secondly, the design method of floating-point operator is deeply studied. According to IEEE754 floating-point standard, the basic floating-point operation module of floating-point addition, subtraction, multiplication, division and square is designed on Spartan-6 series FPGA by using Verilog HDL language. Thirdly, the hardware architecture of distributed parallel computing is designed by analyzing and studying the characteristics of navigation algorithm. In this paper, a IP hardware architecture based on pipeline architecture for parallel computing of multiple floating-point operators is designed innovatively, and the optimization of speed and area is realized in terms of limited hardware resources. The structure includes a central scheduling module and ten parallel floating-point basic operation modules. The central scheduling module is responsible for organizing the calculation steps and sequence of the control algorithm. The peripheral module conforms to IEEE754 standard and can carry out three groups of addition, subtraction, multiplication, division and a set of square operations at the same time. According to AHB bus standard, the IP interface of matrix operation is designed, which is used to interact with SOC internal processor. On this basis, the navigation calculation of strapdown inertial navigation algorithm, quaternion matrix transformation and the key matrix inversion in Kalman filtering are realized. Finally, the above IP design is verified on the FPGA chip of Cylinth, and the running speed and calculation accuracy of the three algorithms on the C6713B DSP development board are compared. The experimental results show that while the calculation accuracy is the same, the operation speed of IP kernel is much higher than that of DSP, is about 10 times higher than that of DSP,.
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2012
【分類號】：TP332.2

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本文編號：2483572