【摘要】：設(shè)計(jì)出了一種兼容MIPS指令集的32位六級(jí)流水線嵌入式處理器.六級(jí)流水線的劃分平衡了各個(gè)階段的任務(wù).并詳細(xì)介紹了數(shù)據(jù)沖突和控制沖突的解決方法.該處理器使用FPGA實(shí)現(xiàn),在DE2芯片上的運(yùn)行時(shí)鐘頻率可達(dá)81.7 MHz.最后給出了設(shè)計(jì)的綜合結(jié)果,并對(duì)該設(shè)計(jì)進(jìn)行了軟件仿真和硬件驗(yàn)證.
[Abstract]:A 32-bit 6-stage embedded processor compatible with MIPS instruction set is designed. The division of the six-stage pipeline balances the tasks of each stage. The solutions of data conflict and control conflict are introduced in detail. The processor is implemented with FPGA, and the clock frequency on the DE2 chip can be up to 81.7 MHz.. Finally, the synthetic results of the design are given, and the software simulation and hardware verification are carried out.
【作者單位】： 南京航空航天大學(xué)計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院;
【分類號(hào)】：TP332

【參考文獻(xiàn)】

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【共引文獻(xiàn)】

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【相似文獻(xiàn)】

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本文編號(hào)：2389157