【摘要】：AXI總線內(nèi)部傳統(tǒng)的核間通信結(jié)構(gòu)對處理器核之間的通信存在多方面的限制,已難以滿足多核SoC(System on Chip)日益發(fā)展的性能需求。提出以交點隊列(Crosspiont-Queued,CQ)型Crossbar代替?zhèn)鹘y(tǒng)的核間通信結(jié)構(gòu),設(shè)計一種多層AXI總線。通過Simulink工具對交點隊列型核間通信結(jié)構(gòu)進(jìn)行建模與仿真,確定其交點緩存的最佳深度。并結(jié)合VCS仿真工具對所設(shè)計的RTL代碼進(jìn)行了全方面的仿真,結(jié)果表明,所設(shè)計的通信架構(gòu)能夠完整地實現(xiàn)讀寫功能。
[Abstract]:The traditional inter-core communication architecture in AXI bus has many limitations on the communication between processor cores, which makes it difficult to meet the growing performance requirements of multi-core SoC (System on Chip). In this paper, a multi-layer AXI bus is designed by replacing the traditional inter-core communication structure with the intersection queue (Crosspiont-Queued,CQ) type Crossbar. The intercore communication structure of intersection queue type is modeled and simulated by Simulink tool, and the optimum depth of intersecting buffer is determined. Combined with the VCS simulation tool, the designed RTL code is simulated in all aspects. The results show that the designed communication architecture can complete the function of reading and writing.
【作者單位】： 蘇州大學(xué)電子信息學(xué)院;中國兵器工業(yè)集團(tuán)北方電子研究院有限公司微電子部;
【分類號】：TP336

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本文編號：2370541