【摘要】：系統(tǒng)吞吐量是處理器性能的重要衡量標準,而通常其往往受CPU的機能所限制。有研究表明快速存儲器芯片和下一個最快的速度等級之間的價格差異可以高達50%或100%,然而存儲器只能獲得額外的20%的速度,不幸的是CPU的速度并不能得到相應的提升。所以為了開發(fā)一種高性價比的DSP處理器,Cache的設計則成了提高處理器系統(tǒng)性能的一個關鍵因素。Cache的研究已經(jīng)成了當下DSP處理器開發(fā)中的一個熱門話題。本文主要針對32位定點DSP處理器AXP32(AXP32的主頻最高可達150 MHz,外設頻率最高達40 MHz),而提出了“兩級緩存”結構的設計。為了提高CPU向外部存儲器取指的速度,便在CPU和外部存儲器之間插入了一個指令Cache,此為“第一級緩存”。該指令Cache設計的容量為512 B,塊大小為16 B,映像規(guī)則為直接映像,根據(jù)數(shù)字IC設計的基本流程,將指令Cache劃分為兩大模塊:數(shù)據(jù)部分和控制部分。數(shù)據(jù)部分主要實現(xiàn)查找和比較的功能,而控制部分則根據(jù)查找結果實現(xiàn)指令Cache的下一步操作�！暗诙壘彺妗钡脑O計主要是基于外掛SPI FLASH,為了提升DSP內(nèi)核與外部FLASH之間的通信速度,在SPI外設與DSP內(nèi)核通信之間插入了一個異步FIFO。該異步FIFO使用格雷碼計數(shù)來同步讀寫指針,并對讀寫地址產(chǎn)生邏輯、空滿標志判斷邏輯進行了詳細的電路設計和說明。在本課題的設計中,使用Verilog編程語言對本課題的設計進行RTL級實現(xiàn),并通過Cadence的NC-Verilog仿真工具對指令Cache和異步FIFO進行功能仿真,仿真通過之后便使用Synopsys的Design Compiler綜合工具來優(yōu)化代碼的設計。綜合結果如下:指令Cache的總面積為0.351 mm2,功耗為38.85 mW,時鐘頻率最高可達150 MHz;異步FIFO的總面積為0.011 mm2,功耗為452.95μW,讀時鐘頻率最高可達100 MHz。
[Abstract]:System throughput is an important measure of processor performance, which is often limited by the capabilities of CPU. Studies have shown that the price difference between the fast memory chip and the next fastest speed level can be as high as 50% or 100%, but the memory can only get an additional 20% speed. Unfortunately, the speed of the CPU cannot be increased accordingly. So in order to develop a kind of DSP processor with high performance-price ratio, the design of Cache has become a key factor to improve the performance of processor system. The research of Cache has become a hot topic in the development of DSP processor. In this paper, the design of "two-stage buffer" architecture is presented for 32-bit fixed-point DSP processor AXP32 (the main frequency of AXP32 can be up to 150 MHz, peripheral frequency up to 40 MHz),). In order to improve the speed of CPU to refer to external memory, an instruction Cache, is inserted between CPU and external memory, which is called "first stage cache". The design capacity of the instruction Cache is 512B, the block size is 16B, and the image rule is the direct image. According to the basic flow of digital IC design, the instruction Cache is divided into two modules: data part and control part. The data part mainly realizes the function of searching and comparing, while the control part realizes the next operation of instruction Cache according to the lookup result. The design of the "second level cache" is mainly based on the external SPI FLASH,. In order to speed up the communication between the DSP kernel and the external FLASH, an asynchronous FIFO. is inserted between the SPI peripheral and the DSP kernel. The asynchronous FIFO uses Graycode count to synchronize the read / write pointer, and gives a detailed circuit design and description for the logic of the read-write address and the judgment logic of the empty full flag. In the design of this subject, we use Verilog programming language to realize the design of this subject at RTL level, and use the NC-Verilog simulation tool of Cadence to simulate the function of instruction Cache and asynchronous FIFO. After the simulation is passed, Synopsys's Design Compiler synthesis tool is used to optimize the code design. The results are as follows: the total area of instruction Cache is 0.351 mm2, the power consumption is 38.85 mW, the maximum clock frequency is 150 MHz; asynchronous FIFO, the total area is 0.011 mm2, the power consumption is 452.95 渭 W, and the read clock frequency is up to 100 MHz..
【學位授予單位】：湘潭大學
【學位級別】：碩士
【學位授予年份】：2017
【分類號】：TP332

【參考文獻】

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本文編號：2358411