【摘要】：設(shè)計(jì)了一種應(yīng)用于雙載波正交頻分復(fù)用(DC-OFDM)無線通信系統(tǒng)的高速、低功耗快速傅里葉變換(FFT)處理器.為降低傳統(tǒng)并行架構(gòu)帶來的硬件實(shí)現(xiàn)開銷,提出了一種新型的結(jié)合FFT分解的多路并行架構(gòu),有效減少了實(shí)現(xiàn)所需的乘法器和加法器數(shù)目,在提高處理器數(shù)據(jù)吞吐率的同時(shí),進(jìn)行了芯片面積的優(yōu)化.另外,采用提出的處理單元實(shí)現(xiàn)不同的基運(yùn)算,并對基-2、基-22、基-23、基-24不同架構(gòu)下的定點(diǎn)FFT運(yùn)算所需的硬件開銷進(jìn)行定量分析,以選擇最優(yōu)的基結(jié)構(gòu).最后,介紹了旋轉(zhuǎn)因子乘法器的設(shè)計(jì).設(shè)計(jì)實(shí)現(xiàn)的128點(diǎn)FFT處理器采用SMIC 0.13μm CMOS工藝,芯片面積為1.44 mm2,最大數(shù)據(jù)吞吐率達(dá)到1GS/s,在典型工作頻率500MS/s下的功耗為39.5mW.與現(xiàn)有其他128點(diǎn)FFT處理器相比,減小了面積,節(jié)約了功耗.
[Abstract]:A high speed, low power fast Fourier transform (FFT) processor for dual-carrier orthogonal frequency division multiplexing (DC-OFDM) wireless communication systems is designed. In order to reduce the hardware implementation overhead brought by traditional parallel architecture, a new multi-channel parallel architecture combined with FFT decomposition is proposed, which can effectively reduce the number of multiplier and adder needed for implementation, and improve the throughput of processor data at the same time. The chip area is optimized. In addition, the proposed processing unit is used to implement different base operations, and the hardware overhead required for fixed-point FFT operations under different base-2, base-22, base-22 and base-24 architectures is quantitatively analyzed in order to select the optimal base structure. Finally, the design of rotation factor multiplier is introduced. The 128-point FFT processor is designed and implemented using SMIC 0.13 渭 m CMOS technology. The maximum data throughput of 1.44 mm2, is 1 GS / s, and the power consumption is 39.5 MW at typical operating frequency 500MS/s. Compared with other 128-point FFT processors, the area is reduced and the power consumption is saved.
【作者單位】： 復(fù)旦大學(xué)專用集成電路與系統(tǒng)國家重點(diǎn)實(shí)驗(yàn)室;
【基金】：國家科技重大專項(xiàng)(2011ZX03004-001-02)資助項(xiàng)目
【分類號】：TP332

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本文編號：2279878