發(fā)布時間：2018-07-28 11:04

【摘要】：為了開發(fā)具有一定靈活性的高性能低功耗分組密碼處理器,提出了一種粗粒度可重構(gòu)陣列架構(gòu)BCORE.在對分組密碼算法進行分析的基礎(chǔ)上,在陣列中集成了必要的功能單元和互連,并可以由稱為動態(tài)部分可重構(gòu)的配置控制機制在運行時進行配置.分別用非流水線和流水線方式在可重構(gòu)陣列上映射了AES算法.在流水線方式時利用了動態(tài)部分可重構(gòu)能力以提高性能.仿真和綜合結(jié)果表明最高吞吐率接近2.5Gb/s,與其他平臺的對比表明粗粒度可重構(gòu)陣列在實現(xiàn)AES算法時平衡了性能、靈活性和實現(xiàn)效率.
[Abstract]:In order to develop a high performance and low power block cipher processor with certain flexibility, a coarse-grained and reconfigurable array architecture, BCORE, is proposed. Based on the analysis of block cipher algorithms, the necessary functional units and interconnections are integrated in the array, and can be configured at runtime by a configuration control mechanism called dynamic partial reconfiguration. The AES algorithm is mapped on the reconfigurable array by non-pipeline and pipelined methods, respectively. Dynamic partial reconfigurable ability is utilized in pipeline mode to improve performance. The simulation and synthesis results show that the maximum throughput is close to 2.5 GB / s, and the comparison with other platforms shows that the coarse-grained reconfigurable array balances performance, flexibility and implementation efficiency in the implementation of AES algorithm.
【作者單位】： 清華大學(xué)微電子學(xué)研究所;
【基金】：科技部“八六三”重點項目子課題(2012AA011801)
【分類號】：TP309;TP332

【參考文獻】

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【共引文獻】

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【二級參考文獻】

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本文編號：2149914