本文選題：DRRDIMM + 電源完整性��； 參考：《計(jì)算機(jī)工程與科學(xué)》2014年03期

【摘要】：DDR3存儲(chǔ)器已經(jīng)成為目前服務(wù)器和計(jì)算機(jī)系統(tǒng)的主流應(yīng)用,雖然DDR3采用雙參考電壓、片上校準(zhǔn)引擎、動(dòng)態(tài)ODT、fly-by拓?fù)湟约皐rite-leveling等技術(shù)在一定程度上提高了信號(hào)完整性,但高數(shù)據(jù)率DDR3的設(shè)計(jì)實(shí)現(xiàn)仍然比較困難。由于DDR3總線屬于高速并行總線,同步開(kāi)關(guān)噪聲與電源本身的噪聲耦合在一起,共同影響數(shù)據(jù)信號(hào)的質(zhì)量。考慮到芯片實(shí)際工作電流并非恒定不變,而是一種動(dòng)態(tài)變化的頻率相關(guān)源,提出了一種新的基于目標(biāo)阻抗與動(dòng)態(tài)目標(biāo)阻抗的混合仿真與設(shè)計(jì)流程,在前仿真階段采用恒定目標(biāo)阻抗,在后仿真階段采用動(dòng)態(tài)目標(biāo)阻抗為設(shè)計(jì)目標(biāo),仿真結(jié)果證實(shí)了該方法的有效性,實(shí)現(xiàn)了設(shè)計(jì)優(yōu)化速度與精度的權(quán)衡折衷。
[Abstract]:DDR3 memory has become the mainstream application of server and computer system. Although DDR3 uses dual reference voltage, on-chip calibration engine, dynamic ODTTfly-by topology and write-leveling to a certain extent, the signal integrity is improved. However, the design and implementation of high data rate DDR 3 is still difficult. Because DDR3 bus belongs to high speed parallel bus, the synchronous switching noise is coupled with the noise of the power supply itself, which affects the quality of the data signal together. Considering that the actual working current of the chip is not constant, but a dynamic frequency dependent source, a new hybrid simulation and design flow based on target impedance and dynamic target impedance is proposed. The constant target impedance is used in the pre-simulation phase and the dynamic target impedance is used as the design objective in the post-simulation stage. The simulation results show that the method is effective and the tradeoff between the speed and precision of the design optimization is achieved.
【作者單位】： 國(guó)防科學(xué)技術(shù)大學(xué)計(jì)算機(jī)學(xué)院;
【基金】：國(guó)家自然科學(xué)基金資助項(xiàng)目(60873212)
【分類號(hào)】：TP333

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本文編號(hào)：2117993