本文選題：陣列處理器 + 存儲結構��； 參考：《北京郵電大學學報》2017年04期

【摘要】：為了緩解隨處理器核數增多而被激化的"存儲墻"問題,提出了局部高速交叉互連、全局片上網絡互連的兩級混合互連網絡結構,設計了支持統一編址方式的數據傳送機制.在現場可編程門陣列上實現了2種規(guī)模的存儲結構,對面積、時序和功耗進行統計.基于System C開發(fā)了混合仿真平臺,仿真結果表明,所提結構具有較高的存儲訪問帶寬和較低的局部數據訪問延遲.
[Abstract]:In order to alleviate the problem of "storage wall" which is agitated with the increase of processor core number, a two-stage hybrid interconnection network structure of local high-speed interconnect and global on-chip network interconnection is proposed, and a data transmission mechanism supporting uniform addressing mode is designed. Two kinds of memory structures are implemented on the field programmable gate array, and the area, timing and power consumption are calculated. A hybrid simulation platform based on system C is developed. The simulation results show that the proposed architecture has high memory access bandwidth and low local data access delay.
【作者單位】： 西安電子科技大學微電子學院;西安郵電大學電子工程學院;
【基金】：國家自然科學基金項目(61272120,61634004,61602377) 陜西省科技統籌計劃項目(2016KTZDGY02-04-02) 陜西省教育廳專項科研計劃項目(17JK0689)
【分類號】：TP33

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本文編號：2111211