本文選題：陣列處理器 + 存儲(chǔ)結(jié)構(gòu)��； 參考：《北京郵電大學(xué)學(xué)報(bào)》2017年04期

【摘要】：為了緩解隨處理器核數(shù)增多而被激化的"存儲(chǔ)墻"問題,提出了局部高速交叉互連、全局片上網(wǎng)絡(luò)互連的兩級混合互連網(wǎng)絡(luò)結(jié)構(gòu),設(shè)計(jì)了支持統(tǒng)一編址方式的數(shù)據(jù)傳送機(jī)制.在現(xiàn)場可編程門陣列上實(shí)現(xiàn)了2種規(guī)模的存儲(chǔ)結(jié)構(gòu),對面積、時(shí)序和功耗進(jìn)行統(tǒng)計(jì).基于System C開發(fā)了混合仿真平臺(tái),仿真結(jié)果表明,所提結(jié)構(gòu)具有較高的存儲(chǔ)訪問帶寬和較低的局部數(shù)據(jù)訪問延遲.
[Abstract]:In order to alleviate the problem of "storage wall" which is agitated with the increase of processor core number, a two-stage hybrid interconnection network structure of local high-speed interconnect and global on-chip network interconnection is proposed, and a data transmission mechanism supporting uniform addressing mode is designed. Two kinds of memory structures are implemented on the field programmable gate array, and the area, timing and power consumption are calculated. A hybrid simulation platform based on system C is developed. The simulation results show that the proposed architecture has high memory access bandwidth and low local data access delay.
【作者單位】： 西安電子科技大學(xué)微電子學(xué)院;西安郵電大學(xué)電子工程學(xué)院;
【基金】：國家自然科學(xué)基金項(xiàng)目(61272120,61634004,61602377) 陜西省科技統(tǒng)籌計(jì)劃項(xiàng)目(2016KTZDGY02-04-02) 陜西省教育廳專項(xiàng)科研計(jì)劃項(xiàng)目(17JK0689)
【分類號】：TP33

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本文編號：2111211