本文選題：多核不確定性 + 確定性重演　； 參考：《哈爾濱工業(yè)大學(xué)》2013年碩士論文

【摘要】：在電子信息技術(shù)的不斷發(fā)展進(jìn)步的今天，人們對(duì)高性能計(jì)算機(jī)的需求越來越強(qiáng)。然而受材料、加工工藝和散熱功耗等原因的限制，通過不斷提高CPU主頻而提升處理器性能的設(shè)計(jì)模式變得愈來愈困難，因此業(yè)界逐漸轉(zhuǎn)向了在單個(gè)芯片上集成多個(gè)處理器的片上多核處理器結(jié)構(gòu)。與此同時(shí)也帶來了某些在單核心處理器架構(gòu)中不會(huì)出現(xiàn)的新問題，由多核系統(tǒng)的訪存競(jìng)爭(zhēng)導(dǎo)致的多核不確定性問題就是其中之一，這個(gè)問題逐漸成為計(jì)算機(jī)多核系統(tǒng)結(jié)構(gòu)與并行計(jì)算中研究的熱點(diǎn)領(lǐng)域之一。 現(xiàn)有的多核架構(gòu)下的Cache一致性協(xié)議能有效的防止并行程序共享內(nèi)存中數(shù)據(jù)的不一致，但是對(duì)多線程間訪存的順序沒有控制。也就是說如果程序員在程序中對(duì)各處理器內(nèi)部高速緩存的共享數(shù)據(jù)的訪問未采取嚴(yán)格的同步措施，就可能會(huì)使程序出現(xiàn)違反期望執(zhí)行順序的Bug，即在相同的輸入情況下多次執(zhí)行的輸出可能不同。為了解決這一難題，人們提出了確定性重演技術(shù)，該技術(shù)是指在存在并發(fā)錯(cuò)誤的并行程序的某次執(zhí)行過程中記錄必要的線程執(zhí)行信息，然后在程序的第二次執(zhí)行過程中索引這些信息，并強(qiáng)制程序按照相同的方式或順序執(zhí)行，以確保此次執(zhí)行的結(jié)果和前次執(zhí)行的相同。 本文在理解了了SPARC架構(gòu)、Cache一致性協(xié)議的基礎(chǔ)上，針對(duì)共享存儲(chǔ)式CMP架構(gòu)的片上多核SPARC系統(tǒng)在并發(fā)地訪問共享數(shù)據(jù)時(shí)出現(xiàn)訪存競(jìng)爭(zhēng)從而導(dǎo)致的多核不確定性問題進(jìn)行研究，提出了一種硬件輔助的面向確定性重演的訪存競(jìng)爭(zhēng)記錄方法——ERTR方法。該方法法采用了基于滑動(dòng)窗口的分塊約減競(jìng)爭(zhēng)序的思想，通過先對(duì)各個(gè)處理器線程的指令進(jìn)行分塊記錄并約減掉冗余的競(jìng)爭(zhēng)序，再引入RTR方法中的滑動(dòng)窗口思想進(jìn)行替換性約減，因此能夠?qū)崿F(xiàn)對(duì)訪存競(jìng)爭(zhēng)序更為高效的約減。最后，通過搭建SIMICS+GEMS的仿真測(cè)試平臺(tái)，，創(chuàng)建UltraSPARC架構(gòu)四核處理器虛擬機(jī)對(duì)ERTR方法進(jìn)行驗(yàn)證測(cè)試，測(cè)試的項(xiàng)目是SPLASH-2并行程序集，在日志記錄空間大小、時(shí)間開銷、帶寬開銷等方面與其他方法進(jìn)行對(duì)比測(cè)試，實(shí)驗(yàn)結(jié)果表明ERTR方法的是一種正確高效的訪存沖突記錄方法。
[Abstract]:With the continuous development and progress of electronic information technology, the demand for high-performance computers is becoming stronger and stronger. However, due to the limitation of material, processing technology and heat dissipation, the design mode of improving CPU performance by increasing CPU frequency becomes more and more difficult. As a result, the industry has gradually shifted to a multi-core processor architecture that integrates multiple processors on a single chip. At the same time, it also brings some new problems that will not appear in the single-core processor architecture, one of which is the multi-core uncertainty caused by the multi-core system memory access competition. This problem has gradually become one of the hot research fields in the architecture and parallel computing of computer multi-core systems. The existing cache conformance protocol under multi-core architecture can effectively prevent the inconsistency of data in shared memory of parallel programs, but there is no control over the order of memory access between multiple threads. That is, if the programmer does not take strict synchronization measures to access shared data cached within each processor in the program, A Bug that may cause the program to violate the expected order of execution, that is, the output that is executed multiple times with the same input may be different. In order to solve this problem, a deterministic replay technique is proposed to record the necessary thread execution information during the execution of a parallel program with concurrent errors. This information is then indexed during the second execution of the program and enforced in the same manner or order to ensure that the result of this execution is the same as that of the previous execution. On the basis of understanding the cache consistency protocol of SPARC architecture, this paper studies the multi-core uncertainty caused by the multi-core SPARC system accessing the shared data concurrently, which is caused by the multi-core SPARC system in the shared storage CMP architecture. In this paper, a hardware aided memory access and contention record (ERTR) method for deterministic replay is proposed. The method adopts the idea of reducing the competition order by block reduction based on sliding window. The instructions of each processor thread are recorded in blocks and the redundant competition order is reduced. Then the sliding window in RTR method is introduced to reduce the substitutability, so that the reduction of the competitive order of memory access can be realized more efficiently. Finally, by setting up the simulation test platform of Simics gems, creating a four-core processor virtual machine of UltraSPARC architecture to verify and test ERTR method, the test item is SPLASH-2 parallel assembly, the space size of log record, the time cost, the test item is SPLASH-2 parallel assembly. The bandwidth overhead is compared with other methods. The experimental results show that ERTR is a correct and efficient method for recording access to memory conflicts.
【學(xué)位授予單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2013
【分類號(hào)】：TP332

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本文編號(hào)：2039191