本文選題：多級STT-RAM + 編碼��； 參考：《浙江大學(xué)》2013年碩士論文

【摘要】：Cache是緩解處理器和內(nèi)存速度差異的一種非常有效的方法,但是隨著工藝技術(shù)及處理器技術(shù)的飛速發(fā)展,傳統(tǒng)的以SRAM為材料的Cache受到了面積、功耗等的限制。STT-RAM是一種新型的非易失性材料,它具有密度大、靜態(tài)功耗低的特點(diǎn),同時(shí),讀速度接近SRAM,寫速度稍慢,因此,STT-RAM非常有希望成為未來Cache的器件。但是,STT-RAM的缺點(diǎn)是寫能耗過高和寫速度過慢,因此,針對STT-RAM的研究主要是優(yōu)化STT-RAM的寫操作。 本文根據(jù)多級STT-RAM的特性,提出了對多級STT-RAM進(jìn)行動(dòng)態(tài)編碼以降低多級STT-RAM的寫能耗。多級STT-RAM的每個(gè)存儲單元都有四種阻抗?fàn)顟B(tài),可以表示2比特的數(shù)據(jù)：00、01、10、11,在多級STT-RAM上寫不同的阻抗?fàn)顟B(tài)需要的能耗不同。通過對寫L2Cache數(shù)據(jù)進(jìn)行統(tǒng)計(jì),我們發(fā)現(xiàn),在不同的時(shí)間階段及不同的程序中,寫L2Cache的四種數(shù)據(jù)的比例在不斷發(fā)生變化。因此,本文認(rèn)為可以根據(jù)四種數(shù)據(jù)的比例,動(dòng)態(tài)地利用多級STT-RAM的四種阻抗?fàn)顟B(tài)表示四種實(shí)際數(shù)據(jù),即進(jìn)行動(dòng)態(tài)地編碼,利用寫能耗較低低的阻抗?fàn)顟B(tài)表示寫次數(shù)較多的數(shù)據(jù)。 本文針對數(shù)據(jù)比例在時(shí)間上的變化特性,及不同應(yīng)用程序間數(shù)據(jù)比例的差異性,分別提出了基于時(shí)間片的動(dòng)態(tài)編碼策略和基于應(yīng)用程序的動(dòng)態(tài)編碼策略�；跁r(shí)間片的動(dòng)態(tài)編碼策略將程序劃分為多個(gè)時(shí)間階段,對每個(gè)時(shí)間階段進(jìn)行動(dòng)態(tài)編碼,每個(gè)階段都選擇一個(gè)最優(yōu)的編碼方式�；趹�(yīng)用程序的動(dòng)態(tài)編碼策略在多程序共享L2Cache的條件下,根據(jù)數(shù)據(jù)塊所屬的應(yīng)用程序進(jìn)行動(dòng)態(tài)編碼。實(shí)驗(yàn)結(jié)果表明,基于時(shí)間片的動(dòng)態(tài)編碼策略和基于應(yīng)用程序的動(dòng)態(tài)編碼策略分別能降低2.7%和4.5%的寫能耗。 本文對多處理器共享的STT-RAM Cache架構(gòu)上的緩存替換策略進(jìn)行了優(yōu)化。通過實(shí)驗(yàn)發(fā)現(xiàn)Cache上的數(shù)據(jù)塊替換時(shí),相同應(yīng)用程序數(shù)據(jù)塊間的替換比不同應(yīng)用程序數(shù)據(jù)塊間的替換在總體上存在更多的相同數(shù)據(jù)。在寫前讀策略下,相同數(shù)據(jù)越多,需要進(jìn)行的寫操作就越少。本文對多處理器共享的緩存替換策略進(jìn)行了改進(jìn),通過預(yù)測機(jī)制尋找無效數(shù)據(jù)塊,在缺失率沒有明顯下降的前提下,增加相同應(yīng)用程序數(shù)據(jù)塊間的替換,以減少STT-RAM Cache上的寫次數(shù)。通過實(shí)驗(yàn)表明,對緩存替換策略進(jìn)行改進(jìn)可以降低5.4%,并且系統(tǒng)性能有1.5%的提升。 綜上所述,本文通過動(dòng)態(tài)編碼策略和改進(jìn)的Cache替換策略對基于多級STT-RAM的Cache進(jìn)行了寫操作的優(yōu)化,實(shí)驗(yàn)結(jié)果表明,這些優(yōu)化策略能降低多級STT-RAM Cache上的寫能耗。
[Abstract]:The cache is a very effective way to alleviate the difference of processor and memory speed , but with the rapid development of process technology and processor technology , the traditional SRAM - based cache is limited by area , power consumption , etc . STT - RAM is a new type of non - volatile material . The STT - RAM is a new type of non - volatile material . The STT - RAM is very promising to be a future cache . However , STT - RAM has the disadvantage that the write power consumption is too high and the write speed is too slow . Therefore , the research on STT - RAM is mainly to optimize the write operation of STT - RAM .

In this paper , according to the characteristics of multi - stage STT - RAM , the dynamic coding of multilevel STT - RAM is proposed to reduce the write power consumption of multilevel STT - RAM . Four kinds of impedance states can be expressed in each memory cell of multi - stage STT - RAM . Four kinds of data of L2Cache can be expressed in different time periods and different programs .

The dynamic coding strategy based on time slice is divided into a plurality of time phases , the dynamic coding is carried out for each time phase , and an optimal coding mode is selected for each stage . The dynamic coding strategy based on the application program is dynamically coded according to the application program to which the data block belongs . The experimental results show that the dynamic coding strategy based on time slice and dynamic coding strategy based on application program can reduce the write power consumption of 2.7 % and 4.5 % respectively .

The cache replacement strategy on the multi - processor shared STT - RAM Cache architecture is optimized . When the data block on the Cache is replaced by the experiment , the substitution between the same application data blocks is much less than that of the different application data blocks . In the pre - write read strategy , the more the same data is needed , the less write operation is required . In this paper , the cache replacement strategy of the multi - processor sharing is improved , and the number of writes on the STT - RAM cache is reduced . The experiment shows that the improvement of the cache replacement strategy can be reduced by 5.4 % , and the performance of the system is improved by 1.5 % .

In conclusion , this paper optimizes the write operation of Cache based on multilevel STT - RAM by dynamic coding strategy and improved Cache replacement strategy , and the experimental results show that these optimization strategies can reduce write power consumption on multilevel STT - RAM Cache .
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2013
【分類號】：TP333

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本文編號：2033100