本文選題：DDR3 + IP核　； 參考：《蘭州交通大學》2012年碩士論文

【摘要】：作為計算機系統(tǒng)的重要組成部件,內存性能的好壞直接影響計算機系統(tǒng)。由于處理器的訪問請求不能被內存直接識別,因此,需要內存控制器來負責完成處理器對內存的控制操作,而內存控制器決定了計算機系統(tǒng)所能使用的最大內存容量、存儲體數(shù)目、內存類型和速度、內存顆粒的數(shù)據(jù)深度和數(shù)據(jù)寬度等重要參數(shù)。因此,內存控制器便成為影響內存性能發(fā)揮乃至計算機系統(tǒng)整體性能提升的關鍵因素之一。內存控制器的研究也成為高性能計算、嵌入式系統(tǒng)等領域的研究熱點之一 論文在研究DDR3SDRAM JEDEC規(guī)范JESD79-3E的基礎上,首先對DDR3的讀寫機制和關鍵技術進行了分析,為控制器的設計提供了理論支撐,然后結合Altera公司的外部存儲器解決方案,并考慮嵌入式系統(tǒng)的特點,對控制器的設計方案進行了論證,設計出了DDR3內存控制器IP核的整體架構,接著,采用自頂向下的模塊化設計思路,將內存控制器劃分為10個子模塊,并使用VHDL語言對各個模塊進行編程實現(xiàn)。 在完成控制器IP核的設計后,首先使用VHDL語言編寫了測試平臺(Test Bench),在Quartus10.0SP1和Modelsim軟件中對內存控制器IP核進行軟件仿真,接著,論文還給出用戶接口模塊、初始化模塊、指令仲裁模塊等關鍵子模塊的RTL級仿真結果,并對仿真結果分別進行了分析。最后,在Altera Stratix IV E開發(fā)板上對控制器IP核進行了FPGA驗證。 本論文所設計的DDR3內存控制器IP核具有以下特點： (1)支持Unbuffer ECC or Non-ECC的全系列內存模組,最高可支持容量為8GB的內存模組。 (2)具有內存模組自動識別功能,無需進行參數(shù)配置等特點,節(jié)省了用戶在使用控制器IP核時需要配置參數(shù)的工作。 (3)支持最高工作頻率為800MHz,內存帶寬為8500Mbps。 (4)支持Altera ALTMEMPHY數(shù)字接口。 (5)該IP核適用于嵌入式系統(tǒng),具有靈活性好、可移植性強等特點。
[Abstract]:As an important component of computer system, the performance of memory directly affects the computer system. Because the access request of the processor can not be recognized directly by the memory, the memory controller is required to complete the control operation of the processor to the memory, and the memory controller determines the maximum memory capacity that the computer system can use. The number of memory, the type and speed of memory, the data depth and width of memory particles are important parameters. Therefore, memory controller becomes one of the key factors that affect the performance of memory and even the whole performance of computer system. The research of memory controller has become one of the research hotspots in the field of high performance computing and embedded system. Based on the research of JESD79-3E specification of DDR3SDRAM JEDEC, this paper first analyzes the reading and writing mechanism and key technology of DDR3. This paper provides theoretical support for the design of controller, and then demonstrates the design scheme of controller combining with the external memory solution of Altera Company and considering the characteristics of embedded system. The whole architecture of DDR3 memory controller IP core is designed. Then, the memory controller is divided into 10 sub-modules by top-down modularization, and each module is programmed with VHDL. After the design of the IP core of the controller is completed, the test platform Test Benchon is written with VHDL language, and the IP core of the memory controller is simulated in Quartus 10.0SP1 and Modelsim software. Then, the user interface module and initialization module are given. The RTL simulation results of the key sub-modules such as instruction arbitration module are analyzed. Finally, the IP core of the controller is verified on the Altera Stratix IV E development board. The IP core of DDR3 memory controller designed in this paper has the following characteristics: (1) the full series of memory modules supporting unbuffer ECC or Non-ECC, and the maximum memory module with capacity of 8GB. No need for parameter configuration, etc. This saves the user the work of configuration parameters when using the IP core of the controller. 3) supports the highest working frequency of 800MHz, memory bandwidth of 8500Mbps.4) supports Altera ALTMEMPHY digital interface. 5) the IP core is suitable for embedded system. It has the characteristics of good flexibility and portability.
【學位授予單位】：蘭州交通大學
【學位級別】：碩士
【學位授予年份】：2012
【分類號】：TP333.1;TN791

【參考文獻】

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本文編號：2031429