本文選題：高速傳輸接口 + RapidIO��； 參考：《華北電力大學(xué)》2012年碩士論文

【摘要】：傳統(tǒng)的互連總線由于傳輸速率和系統(tǒng)拓撲結(jié)構(gòu)的局限,已經(jīng)不能滿足處理器主頻和性能不斷增長的需要。在此背景下,嵌入式系統(tǒng)互連國際標準協(xié)會推出了RapidIO互連總線協(xié)議,它可實現(xiàn)1Gbps到60Gbps的通信速率而且?guī)缀蹩梢灾С秩魏蜗到y(tǒng)拓撲結(jié)構(gòu)。因此,研究與設(shè)計基于RapidIO的高速傳輸接口,對于嵌入式系統(tǒng)互連具有重要的實際意義。 本文首先分析了RapidIO分層體系結(jié)構(gòu)的邏輯層、傳輸層和物理層的功能及結(jié)構(gòu),闡述了RapidIO的邏輯操作及包格式。在此基礎(chǔ)上,設(shè)計了RapidIO串行物理層模塊,并詳細給出了其中的CRC檢驗碼模塊、8B/10B編解碼模塊、串并轉(zhuǎn)換模塊和通道同步模塊等的設(shè)計原理及實現(xiàn)方案,討論了電路的速度優(yōu)化方法。為了研究RapidIO總線在嵌入式系統(tǒng)互連中的應(yīng)用,提出了包括RapidIO模塊、DMA模塊、FIFO模塊和片上存儲器模塊的通用RapidIO互連應(yīng)用系統(tǒng)方案,分析了各模塊的功能結(jié)構(gòu)和參數(shù)設(shè)置,構(gòu)建了RapidIO串行物理層和互連應(yīng)用系統(tǒng)的測試模型,測試了含自主設(shè)計的RapidIO串行物理層應(yīng)用系統(tǒng)與含Altera公司的RapidIO串行物理層應(yīng)用系統(tǒng)的讀、寫、流寫和維護讀寫事務(wù),并對測試結(jié)果進行了對比分析。測試結(jié)果表明,自主設(shè)計的RapidIO串行物理層模塊和嵌入式互連應(yīng)用系統(tǒng)可以正常工作,但與Altera公司的RapidIO串行物理層模塊的性能相比還有一定差距,需要繼續(xù)對該串行物理層模塊進行優(yōu)化。
[Abstract]:Because of the limitation of transmission rate and system topology, the traditional interconnection bus can not meet the requirements of the processor's main frequency and performance. In this context, the International Association of Standards for embedded Systems Interconnection (ISI) has introduced the RapidIO interconnection bus protocol, which can realize the communication rate between 1Gbps and 60Gbps and can support almost any system topology. Therefore, the research and design of high-speed transport interface based on RapidIO has important practical significance for embedded system interconnection. In this paper, the functions and structures of logical layer, transport layer and physical layer of RapidIO layered architecture are analyzed, and the logical operation and packet format of RapidIO are expounded. On this basis, the RapidIO serial physical layer module is designed, and the design principle and implementation scheme of the CRC verification code module 8B / 10B codec module, serial-parallel conversion module and channel synchronization module are given in detail. The speed optimization method of the circuit is discussed. In order to study the application of RapidIO bus in embedded system interconnection, a general RapidIO interconnection application system including RapidIO module and on-chip memory module is proposed, and the function structure and parameter setting of each module are analyzed. The test model of RapidIO serial physical layer and interconnect application system is constructed, and the read, write, stream write, maintenance and read / write transactions of RapidIO serial physical layer application system and RapidIO serial physical layer application system with Altera company are tested. The test results are compared and analyzed. The test results show that the self-designed RapidIO serial physical layer module and embedded interconnect application system can work normally, but compared with the performance of RapidIO serial physical layer module of Altera Company, there is still a certain gap. The serial physical layer module needs to continue to be optimized.
【學(xué)位授予單位】：華北電力大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2012
【分類號】：TP368.1

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本文編號：1949620