本文選題：浮點乘加部件 + 低功耗�。� 參考：《北京郵電大學》2012年碩士論文

【摘要】：浮點乘加部件(Multiply-Add Fused, FMA)是高性能微處理器中的核心運算部件之一,它的速度與功耗對整個微處理器性能具有很大的影響。隨著應用技術對低功耗的要求不斷增加,研究低功耗的浮點乘加部件的算法和設計優(yōu)化技術,實現(xiàn)高性能低功耗的浮點乘加部件具有廣泛的應用價值和重要的現(xiàn)實意義。 乘加不僅具有面積大、延遲長、功耗高的特點,特別是浮點乘加部件。如何從延遲、面積和功耗三個方面綜合考慮乘法器設計是本文討論的重點。論文主要從浮點乘加聯(lián)合部件的結(jié)構(gòu),門級和電路級著手,研究和優(yōu)化,以實現(xiàn)其低功耗。主要取得了以下幾方面的工作成果。 1.編碼是快速乘法運算的基礎；考慮到編碼結(jié)果對乘法電路翻轉(zhuǎn)概率的影響,比較了乘法器的各種編碼方式之后,選擇了一種低功耗Booth編碼方法。 2.部分積累加的過程是乘加運算中占用資源最多的一個部分。本文分析了CSA3：2壓縮器和二叉樹4：2壓縮器等,設計了一種4：2壓縮器,在面積,功耗方面都有很大提升。 3.前導0預測算法設計是高性能浮點乘加部件設計的重要一部分。本文的主要工作是提出了一種新的前導0預測錯誤糾正算法,該算法通過對傳統(tǒng)非精確預測算法的結(jié)果進行并行地錯誤修正,從而實現(xiàn)了精確的前導0預測邏輯,并且與已有算法相比,該算法具有功耗和面積方面的較明顯優(yōu)勢。 4.在本文中提出一種新的乘法器的架構(gòu)以實現(xiàn)其低功耗設計,從架構(gòu)級,把乘法電路分成更小的乘法器群組,減小電路的切換活動,進而實現(xiàn)減小功耗的目的。應用門控時鐘技術和對輸入數(shù)據(jù)進行預處理操作,使用Candence軟件,采用0.18微米技術,測試中,所有可能的輸入組合具有相同的概率。SPICE測試結(jié)果表明,這種結(jié)構(gòu)可以節(jié)約功耗達13.36%
[Abstract]:Floating-point multiplicative component (FMA) is one of the core computing components in high performance microprocessors. Its speed and power consumption have great influence on the performance of the whole microprocessor. With the increasing demand of application technology for low power consumption, it is of great value and practical significance to study the algorithm and design optimization technology of low power floating-point multiplicative and additive components, and to realize high performance and low-power floating-point multiplicative and additive components with high performance and low power consumption. Multiplicative addition is characterized by large area, long delay and high power consumption, especially floating-point multiplicative components. How to synthetically consider multiplier design from three aspects of delay, area and power consumption is the focus of this paper. This paper studies and optimizes the structure, gate level and circuit level of floating-point multiplicative plus joint component to realize its low power consumption. The main achievements are as follows. 1. Coding is the basis of fast multiplication, considering the effect of coding result on the probability of multiplication circuit, a low power Booth coding method is selected after comparing various coding methods of multiplier. 2. The process of partial accumulation and addition is one of the most resource-consuming parts in multiplication and addition operations. In this paper, the CSA3:2 compressors and the 4:2 binomial tree compressors are analyzed, and a 4:2 compressor is designed, which can greatly improve the area and power consumption. 3. The design of leading 0 prediction algorithm is an important part of the design of high performance floating-point multiplication plus components. The main work of this paper is to put forward a new error correction algorithm of leading 0 prediction. The algorithm implements accurate prediction logic by correcting the results of traditional inexact prediction algorithm in parallel. Compared with the existing algorithms, this algorithm has obvious advantages in power consumption and area. 4. In this paper, a new multiplier architecture is proposed to realize its low power design. From the architecture level, the multiplier circuit is divided into smaller multiplier groups, which reduces the switching activity of the circuit, and then realizes the purpose of reducing power consumption. By using gated clock technology and pretreatment of input data, using Candence software and 0.18 micron technology, all possible input combinations have the same probability. Spice test results show that this structure can save 13.36% power consumption.
【學位授予單位】：北京郵電大學
【學位級別】：碩士
【學位授予年份】：2012
【分類號】：TP332.22

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本文編號：1918712