本文選題：循環(huán)緩存 + 眾核處理器��； 參考：《計算機(jī)研究與發(fā)展》2017年04期

【摘要】：能效比是未來高性能計算機(jī)需要解決的重要問題.眾核處理器作為高性能計算機(jī)的重要實現(xiàn)手段,其微結(jié)構(gòu)的優(yōu)化設(shè)計對能效比提升尤為關(guān)鍵.提出了1種面向眾核處理器的流水線緊耦合的指令循環(huán)緩存設(shè)計,以較小的L0指令緩存提供更加高能效的指令取指.作為體系結(jié)構(gòu)研究同硬件可實現(xiàn)性緊密結(jié)合的1次嘗試,設(shè)計始終考慮了硬件實現(xiàn)代價這一關(guān)鍵約束.為了控制L0指令緩存對流水線性能的影響,指令緩存采用了循環(huán)出口預(yù)取技術(shù),以此保證指令緩存提供的低功耗的指令取指能夠最終轉(zhuǎn)化為流水線能效比的提升.在gem5模擬器上實現(xiàn)了對指令循環(huán)緩存的模擬.對SPEC2006的測試結(jié)果表明,在不影響流水線性能的前提下,設(shè)計的典型配置可以減少27%的指令取指功耗以及31.5%的流水線前段部件動態(tài)功耗.
[Abstract]:Energy efficiency ratio (EER) is an important problem to be solved by high performance computers in the future. As an important means of high performance computer, the optimization design of multi-core processor is very important to improve the energy efficiency ratio (EER). A pipelined tightly coupled instruction loop cache design for multicore processors is proposed to provide a more efficient instruction fetch with a smaller L0 instruction cache. As an attempt to closely combine architecture research with hardware realizability, the key constraint of hardware implementation cost is always considered in the design. In order to control the influence of L0 instruction cache on pipeline performance, cyclic exit prefetching technique is used in instruction cache to ensure that the low power consumption instruction fetch provided by instruction cache can be transformed into pipeline efficiency ratio. The instruction cycle cache is simulated on the gem5 simulator. The test results of SPEC2006 show that the typical configuration can reduce the power consumption by 27% and the dynamic power consumption by 31.5% without affecting the pipeline performance.
【作者單位】： 數(shù)學(xué)工程與先進(jìn)計算國家重點實驗室;
【基金】：國家“八六三”高技術(shù)研究發(fā)展計劃基金項目(2015AA01A301) 國家自然科學(xué)基金項目(91430214)~~
【分類號】：TP332

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本文編號：1892134