發(fā)布時(shí)間：2018-05-12 21:41

  本文選題：靜態(tài)隨機(jī)存儲(chǔ)器 + 亞閾值�。� 參考：《天津大學(xué)》2012年碩士論文

【摘要】：隨著移動(dòng)通信、生物醫(yī)學(xué)和空間應(yīng)用的不斷發(fā)展,半導(dǎo)體數(shù)字系統(tǒng)呈現(xiàn)出低功耗的發(fā)展趨勢。作為數(shù)字系統(tǒng)的重要組成部分之一的存儲(chǔ)器,在低功耗方面受到了格外關(guān)注。 然而,由于靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)亞閾值工作時(shí),會(huì)降低靜態(tài)噪聲容限(SNM),這給亞閾值SRAM的設(shè)計(jì)帶來了很大難度。在亞閾值電源電壓下,傳統(tǒng)的六管SRAM存儲(chǔ)單元由于沒有足夠的噪聲容限而不能很好的工作。為了在亞閾值工作下實(shí)現(xiàn)超低功耗,有研究機(jī)構(gòu)指出通過采用讀/寫分開機(jī)制能夠有效地解決靜態(tài)噪聲容限降低的問題。為了減輕單粒子效應(yīng)的影響,提高并保持SRAM在亞閾值條件下工作的穩(wěn)定性和低功耗的特性,本文設(shè)計(jì)了一款1K×8bits的超低功耗同步時(shí)序SRAM芯片,采用基于雙互鎖存儲(chǔ)單元(DICE)結(jié)構(gòu)的SRAM存儲(chǔ)單元來消除傳統(tǒng)DICE存儲(chǔ)單元讀操作時(shí)的缺陷。 利用TSMC 90nm CMOS工藝對SRAM進(jìn)行了仿真。仿真結(jié)果顯示:當(dāng)電源電壓VDD為0.3V時(shí),該SRAM工作頻率最大可達(dá)到2.7MHz。此時(shí),功耗僅為0.35μW;而當(dāng)VDD為1V時(shí),最大工作頻率為58.2MHz,功耗為83.22μW。此外,本文設(shè)計(jì)的存儲(chǔ)單元中晶體管數(shù)量比傳統(tǒng)六管SRAM存儲(chǔ)單元中晶體管數(shù)量多,因此單元面積有所增加。本課題主要完成了一款新的SRAM存儲(chǔ)單元的設(shè)計(jì),即在解決超低功耗和防輻射這兩個(gè)問題的同時(shí)來完成大容量存儲(chǔ)器的設(shè)計(jì)。
[Abstract]:With the development of mobile communication, biomedicine and space applications, semiconductor digital systems show a trend of low power consumption. As one of the most important components of digital system, memory has attracted much attention in low power consumption. However, when the static random access memory (RAM) sub-threshold is working, the static noise tolerance can be reduced, which makes the design of the sub-threshold SRAM very difficult. Under the subthreshold power supply, the traditional six-transistor SRAM memory cells can not work well because of the lack of sufficient noise tolerance. In order to achieve ultra-low power consumption under sub-threshold operation, some researchers have pointed out that the problem of static noise tolerance reduction can be effectively solved by using read / write separation mechanism. In order to reduce the effect of single particle effect and to improve and maintain the stability and low power consumption of SRAM under sub-threshold condition, a 1K 脳 8bits ultra-low power synchronous sequential SRAM chip is designed in this paper. The SRAM memory cell based on double interlock memory cell (DICE) is adopted to eliminate the defects of the traditional DICE memory cell read operation. SRAM is simulated by TSMC 90nm CMOS process. The simulation results show that when the supply voltage VDD is 0.3 V, the maximum operating frequency of the SRAM can reach 2.7 MHz. At this time, the power consumption is only 0.35 渭 W, while when VDD is 1 V, the maximum operating frequency is 58.2 MHz, and the power consumption is 83.22 渭 W. In addition, the number of transistors in the memory cells designed in this paper is more than that in the traditional six-transistor SRAM memory cells, so the cell area is increased. In this paper, a new SRAM memory cell is designed, which solves the two problems of ultra-low power consumption and radiation protection, and completes the design of mass memory at the same time.
【學(xué)位授予單位】：天津大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2012
【分類號】：TP333.8

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本文編號：1880263