本文選題：SoC + PLB總線�。� 參考：《西安電子科技大學》2013年碩士論文

【摘要】：總線及其接口的效率決定了SoC系統(tǒng)的效率，低效率的總線不僅影響系統(tǒng)之間各個模塊的通信性能，削弱系統(tǒng)的性能，而且會占用大量本來就有限的片上系統(tǒng)資源。PLB總線是IBM開發(fā)的CoreConnect總線中的最重要組成部分。PLB總線的相關(guān)技術(shù)目前主要被國外大公司掌握著，為了研發(fā)自主知識產(chǎn)權(quán)的核心技術(shù)，并為今后的應(yīng)用開發(fā)做鋪墊，，本文對PLB總線做了工程研究。 本文的工作主要是以PCI總線以及存儲器作為從設(shè)備，設(shè)計出了符合要求的PLB總線接口以及總線控制模塊。首先，分析比較市場上常見的五種總線規(guī)范，深入研究了PLB總線協(xié)議以及PLB總線接口的結(jié)構(gòu)與機制。然后，在理解PLB總線時序以及本文內(nèi)部各子模塊的功能與工作機制的基礎(chǔ)上，設(shè)計PLB總線模塊、DMA模塊、橋接器模塊，并使用Verilog硬件描述語言實現(xiàn)這些模塊的功能。最后，搭建PLB總線接口驗證平臺，提出了可行的驗證策略，驗證該系統(tǒng)的讀寫功能并分析結(jié)果。 通過驗證，證明本文所設(shè)計的PLB總線讀寫模塊符合應(yīng)用環(huán)境要求，能夠完成讀寫功能。
[Abstract]:The efficiency of the bus and its interface determines the efficiency of the SoC system. The inefficient bus not only affects the communication performance of each module of the system, but also weakens the performance of the system. Moreover, it will occupy a large number of already limited on-chip system resources. PLB-bus is the most important component of CoreConnect bus developed by IBM. The related technology of CoreConnect bus is mainly controlled by large foreign companies at present. In order to develop the core technology of independent intellectual property rights, And for the future development of the application to do the groundwork, the PLB bus has done the engineering research in this paper. The main work of this paper is to design the PLB bus interface and bus control module with PCI bus and memory as slave device. Firstly, five common bus specifications in the market are analyzed and compared, and the structure and mechanism of PLB bus protocol and PLB bus interface are deeply studied. Then, on the basis of understanding the timing of PLB bus and the function and working mechanism of each sub-module in this paper, we design the PLB bus module and bridge module, and use Verilog hardware description language to realize the functions of these modules. Finally, the PLB bus interface verification platform is built, a feasible verification strategy is proposed, and the reading and writing function of the system is verified and the results are analyzed. Through the verification, it is proved that the PLB bus reading and writing module designed in this paper meets the requirements of the application environment and can complete the reading and writing function.
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2013
【分類號】：TP336

【參考文獻】

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1 王飛,孫成立;片上系統(tǒng)的總線結(jié)構(gòu)發(fā)展現(xiàn)狀及前景[J];單片機與嵌入式系統(tǒng)應(yīng)用;2003年11期

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5 張惠泉 ,張迎銘;如何發(fā)展我國SOC產(chǎn)業(yè)?[J];中國集成電路;2005年04期

6 綦希林,曲非非;SOC片上系統(tǒng)、MEMS微機電系統(tǒng)和Smart Dust智能微塵[J];微計算機信息;2003年06期

7 馮濟琴;彭東林;王先全;鄭方燕;楊繼森;;SSI同步串行技術(shù)在時柵傳感器中的應(yīng)用研究[J];儀表技術(shù)與傳感器;2010年04期

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本文編號：1876681