發(fā)布時間：2018-04-25 16:10

  本文選題：System + Verilog�。� 參考：《現(xiàn)代電子技術(shù)》2015年07期

【摘要】：基于VMM方法學設(shè)計和實現(xiàn)了一個隨機驗證環(huán)境,驗證一個64位ALU。該驗證環(huán)境具備一套功能完備的隨機測試程序發(fā)生器,可以生成覆蓋率指導的有約束的定點、浮點指令序列,調(diào)用一個由C語言實現(xiàn)的參考模型進行運算結(jié)果自檢,并采用覆蓋率收斂技術(shù)實現(xiàn)覆蓋率快速收斂。實踐結(jié)果表明,設(shè)計的隨機驗證環(huán)境,能夠高效驗證ALU的各項邏輯功能,減少測試時間,且隨機測試程序生成模塊可以簡單移植應用于處理器其他模塊的功能驗證。
[Abstract]:A random verification environment based on VMM methodology is designed and implemented to verify a 64 bit ALU. The verification environment has a set of random test program generator with complete function, which can generate constrained fixed-point, floating-point instruction sequence guided by coverage, and call a reference model realized by C language for self-checking of operation results. The fast convergence of coverage is realized by using coverage convergence technique. The practical results show that the designed random verification environment can efficiently verify the logic functions of ALU and reduce the test time, and the random test program generation module can be easily transplanted to other modules of the processor for functional verification.
【作者單位】： 桂林電子科技大學電子工程及自動化學院;
【基金】：國家自然科學基金(51465011)
【分類號】：TP332

【參考文獻】

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【共引文獻】

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【二級參考文獻】

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本文編號：1802049