本文選題：靜態(tài)隨機(jī)存取存儲器 + 寬電壓��； 參考：《東南大學(xué)》2016年碩士論文

【摘要】：近年來,隨著移動互聯(lián)網(wǎng)設(shè)備的快速普及,對移動處理器性能和功耗的要求越來越高,動態(tài)電源電壓調(diào)節(jié)技術(shù)很好的實現(xiàn)了這兩個優(yōu)點。但是作為移動處理器的重要組成模塊：靜態(tài)隨機(jī)存取存儲器(Static Random Access Memory, SRAM),當(dāng)其工作在寬電壓時,其時序控制電路的設(shè)計存在著兩個重要問題：一、低電壓下局部工藝變化增大導(dǎo)致時序電路的延遲變化增大,增大了關(guān)鍵路徑延遲,降低芯片性能；二、由于傳統(tǒng)時序電路對電壓的跟蹤性不佳,當(dāng)電壓高低變化時,SRAM出現(xiàn)讀錯誤。針對這兩個問題,本文首先研究了時序控制電路對SRAM讀關(guān)鍵路徑的影響,對時序控制電路在寬電壓下工作時受工藝變化的影響做了分析,同時詳細(xì)調(diào)研了傳統(tǒng)時序控制電路及現(xiàn)有的幾種改進(jìn)的時序控制電路。然后提出了一種抗工藝變化的寬電壓復(fù)制位線技術(shù),該技術(shù)分為兩部分電路：一、采用并行放電的局部復(fù)制位線技術(shù),有效減少了低電壓下局部工藝變化帶來的時序電路延遲變化,相比現(xiàn)有的復(fù)制位線技術(shù),該技術(shù)不增加任何額外延遲,提高了讀性能；二、采用基于BIST測試的可調(diào)延遲的分級復(fù)制位線技術(shù),通過在不同電壓下分別調(diào)節(jié)復(fù)制位線的放電單元數(shù)目,使時序電路在寬電壓范圍內(nèi)都有最優(yōu)的輸出延遲,實現(xiàn)了對電壓的跟蹤,相比傳統(tǒng)采用可調(diào)反相器鏈來調(diào)節(jié)延遲的方法,該方案有著更好的溫度跟蹤性,同時不需要額外的版圖面積。基于SMIC 40nm CMOS工藝,本文參與完成了一款64Kbits的寬電壓SRAM設(shè)計,負(fù)責(zé)完成時序控制模塊設(shè)計。通過仿真和測試,結(jié)果表明：本文設(shè)計的SRAM時序電路,相比傳統(tǒng)時序電路,在0.6V下延遲變化減小了71%；采用本文設(shè)計,相比傳統(tǒng)SRAM,在0.6V下,整體SRAM的讀延時減小了17.2%。
[Abstract]:In recent years, with the rapid popularization of mobile Internet devices, the performance and power consumption of mobile processors are becoming more and more high. Dynamic power supply voltage regulation technology has realized these two advantages. However, as an important component of mobile processor, static Random Access memory (SRAMU) has two important problems in the design of sequential control circuit when it works at wide voltage. The increase of local process changes at low voltage leads to the increase of the delay of sequential circuits, which increases the critical path delay and reduces the chip performance. Secondly, because of the poor voltage tracking performance of the traditional sequential circuits, A reading error occurs in the SRAM when the voltage varies. Aiming at these two problems, this paper first studies the influence of sequential control circuit on the critical path of SRAM reading, and analyzes the influence of the process change when the sequential control circuit works at wide voltage. At the same time, the traditional sequential control circuit and several existing improved sequential control circuits are investigated in detail. Then, a wide voltage copy bit line technique is proposed to resist process change. The technology is divided into two parts: one is partial replication bit line technique, which is based on parallel discharge. It can effectively reduce the delay changes of sequential circuits caused by local process changes at low voltage. Compared with the existing replication bit line technology, this technology does not increase any additional delay and improves read performance. By adjusting the number of discharge units at different voltages, the timing circuits have optimal output delay in a wide voltage range by adopting a hierarchical replica bit line technique based on BIST test, which can adjust the discharge number of the duplicated bit lines at different voltages. The voltage tracking is realized. Compared with the traditional method of adjusting the delay with adjustable inverters, this method has better temperature tracking performance and does not require extra layout area. Based on SMIC 40nm CMOS process, this paper completes a wide voltage SRAM design of 64Kbits, which is responsible for the design of timing control module. The results of simulation and test show that compared with the traditional sequential circuits, the delay variation of the SRAM sequential circuit is reduced by 71V, and the reading delay of the whole SRAM is reduced by 17.2V compared with the traditional SRAM.
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TP333

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本文編號：1788626