本文選題：SRT- + SIMD　； 參考：《計(jì)算機(jī)工程與科學(xué)》2014年05期

【摘要】：在科學(xué)計(jì)算、數(shù)字信號(hào)處理、通信和圖像處理等應(yīng)用中,除法運(yùn)算是常用的基本操作之一。基于SRT-8除法算法,設(shè)計(jì)一個(gè)SIMD結(jié)構(gòu)的IEEE-754標(biāo)準(zhǔn)浮點(diǎn)除法器,在同一硬件平臺(tái)上能夠?qū)崿F(xiàn)雙精度浮點(diǎn)除法和兩個(gè)并行的單精度浮點(diǎn)除法。通過(guò)優(yōu)化SRT-8迭代除法結(jié)構(gòu),提出商選擇和余數(shù)加法的并行處理,并采用商數(shù)字存儲(chǔ)技術(shù)降低迭代除法的計(jì)算延時(shí),提高頻率。同時(shí),采用復(fù)用策略減少硬件資源開(kāi)銷,節(jié)省面積。實(shí)驗(yàn)表明,在40nm工藝下,本設(shè)計(jì)綜合cell面積為18 601.968 1μm2,運(yùn)行頻率可達(dá)2.5GHz,相對(duì)傳統(tǒng)的SRT-8實(shí)現(xiàn)關(guān)鍵延遲減少了23.81%。
[Abstract]:Division is one of the basic operations in scientific calculation, digital signal processing, communication and image processing. Based on SRT-8 division algorithm, a IEEE-754 standard floating-point divider with SIMD structure is designed, which can realize double-precision floating-point division and two parallel single-precision floating-point dividers on the same hardware platform. By optimizing the SRT-8 iterative division structure, the parallel processing of quotient selection and residue addition is proposed, and the quotient digital storage technique is used to reduce the computation delay and increase the frequency of the iterative division. At the same time, the reuse strategy is adopted to reduce the cost of hardware resources and save area. The experimental results show that the integrated cell area is 18 601.968 渭 m ~ 2 and the operating frequency can reach 2.5 GHz under the 40nm process, and the critical delay is reduced by 23.81% compared with the traditional SRT-8.
【作者單位】： 國(guó)防科學(xué)技術(shù)大學(xué)計(jì)算機(jī)學(xué)院;
【分類號(hào)】：TP332.22

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本文編號(hào)：1788613