本文選題：嵌入式 + 微處理器��； 參考：《南京理工大學》2013年碩士論文

【摘要】：進入21世紀,SoC (System on Chip,片上系統(tǒng))得到了快速發(fā)展,作為SoC最核心的微處理器在各個應用領域扮演了越來越重要的角色。嵌入式微處理器在工業(yè)控制、個人消費電子、通信、軍工領域有著廣泛的應用,其中大部分的SoC芯片采用ARM架構,ARM公司的ARM系列架構的嵌入式微處理器在嵌入式市場占領了大部分市場份額。 本文研究了ARM公司Cortex-M系列的Cortex-M3處理器,設計了一款與Cortex-M3指令集完全兼容的嵌入式微處理器,并具有主頻高、功耗低的特點。 首先,基于Cortex-M3處理器三級流水線,將3級流水線Execution階段分成Execution、Memory Access、Write Back三個階段來降低Execution的關鍵延時,將其擴展為5級流水線,來達到提高主頻的目的,提高微處理器性能。 其次,采用在處理器軟核中加入門控時鐘技術來降低處理器的功耗。 最后,通過采用哈佛總線結構和雙回寫機制改善了數(shù)據吞吐率,優(yōu)化流水線性能,降低流水線設計復雜度。對于乘法類指令,采用3級流水硬件乘法器,完成乘法需要3周期,以此來提高系統(tǒng)時鐘頻率。針對除法指令,采用多周期完成的除法算法,在面積與速度上取得均衡。
[Abstract]:In twenty-first Century, SoC (System on Chip, on chip system) has been developed rapidly. As the core microprocessor of SoC, the microprocessor plays a more and more important role in every application field. Embedded microprocessor has a wide application in industrial control, personal consumption electronics, communication, military industry, and most of the SoC chips are used in ARM architecture, A The embedded microprocessor of RM's ARM architecture has occupied most of the market share in the embedded market.
This paper studies the Cortex-M3 processor of ARM Cortex-M series, and designs an embedded microprocessor which is fully compatible with the Cortex-M3 instruction set. It has the characteristics of high primary frequency and low power consumption.
First, based on the three level pipelining of Cortex-M3 processor, the 3 stage pipelined Execution phase is divided into Execution, Memory Access, and Write Back to reduce the key delay of Execution, and it is extended to the 5 level pipeline to improve the main frequency and improve the performance of the micro processor.
Secondly, gate gating technology is added to the processor soft core to reduce the power consumption of the processor.
Finally, by using the Harvard bus structure and double write mechanism, the data throughput is improved, the pipelining performance is optimized and the pipeline design complexity is reduced. For the multiplication class instruction, the 3 level pipelining hardware multiplier is used to complete the multiplication of 3 cycles to improve the clock frequency rate. Method, equalizing the area and speed.

【學位授予單位】：南京理工大學
【學位級別】：碩士
【學位授予年份】：2013
【分類號】：TP332

【參考文獻】

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本文編號：1787451