本文選題：跨邊界派發(fā) + 混合指令��； 參考：《國防科學(xué)技術(shù)大學(xué)》2013年碩士論文

【摘要】：DSP-DX CPU是一款支持定點和浮點運算的新一代DSP,采用支持8流出的VLIW結(jié)構(gòu)。傳統(tǒng)VLIW體系結(jié)構(gòu)的DSP具有指令代碼體積大,存取效率低的問題。為解決這些問題,DSP-DX CPU采用了16位/32位混合指令集和跨邊界派發(fā)技術(shù)。這些技術(shù)的邏輯結(jié)構(gòu)在取指部件的指令接收站(PR站)和派發(fā)部件的指令派發(fā)站(DP站)實現(xiàn)。由此增加了取指派發(fā)部件實現(xiàn)的復(fù)雜度和時延。在40nm工藝和SS的情況下需要對取指派發(fā)部件進行邏輯結(jié)構(gòu)和時序優(yōu)化以保證設(shè)計目標的實現(xiàn)。 按照DSP-DX CPU的設(shè)計要求,本文主要完成如下的工作 1.為壓縮代碼體積和提高執(zhí)行效率,取指派發(fā)部件采用跨邊界派發(fā)技術(shù)和16位/32位混合指令技術(shù),對派發(fā)部件的結(jié)構(gòu)進行設(shè)計和驗證,特別對并行位ID和分支ID產(chǎn)生電路及指令派發(fā)控制位產(chǎn)生等電路進行了邏輯設(shè)計,提高了指令執(zhí)行并行度并驗證了其功能正確性。 2.用微體系結(jié)構(gòu)優(yōu)化的方法完成關(guān)鍵模塊的時序優(yōu)化,利用DC綜合工具對取指派發(fā)部件進行綜合優(yōu)化,找出關(guān)鍵路徑,確定各個模塊的優(yōu)化實現(xiàn)策略,調(diào)整了關(guān)鍵路徑上的邏輯結(jié)構(gòu),優(yōu)化結(jié)果表明消除了關(guān)鍵路徑延時,達到總體設(shè)計目標要求。 3.采用手工半定制設(shè)計的方法完成了取指派發(fā)部件物理設(shè)計,并通過DRC和LVS檢查,達到了比較好的時序優(yōu)化效果。
[Abstract]:DSP-DX CPU is a new generation of DSP which supports fixed-point and floating-point operations.The traditional VLIW architecture of DSP has the problems of large size of instruction code and low access efficiency.To solve these problems, DSP-DX CPU uses 16-bit / 32-bit hybrid instruction set and cross-border distribution technology.The logical structure of these techniques is realized at the instruction receiving station (PR station) and the instruction dispatch station (DP station).Thus, the complexity and delay of the implementation of the fetch and dispatch components are increased.In the case of 40nm process and SS, it is necessary to optimize the logical structure and timing of the wire-out parts to ensure the realization of the design objectives.According to the design requirements of DSP-DX CPU, this paper mainly completes the following work1.In order to compress the size of code and improve the efficiency of execution, the distributed parts are designed and verified by using cross-boundary dispatch technology and 16-bit / 32-bit hybrid instruction technology.In particular, the parallel bit ID and branch ID generation circuits and the instruction dispatch control bit generation circuits are designed, which improves the parallelism of instruction execution and verifies the correctness of its function.2.The timing optimization of the key modules is accomplished by the method of microarchitecture optimization, and the key path is found out by using the DC synthesis tool to optimize the finger picking and distributing parts, and the optimal realization strategy of each module is determined.The logic structure of the critical path is adjusted and the optimization results show that the delay of the critical path is eliminated and the overall design goal is achieved.3.The manual semi-custom design method is used to complete the physical design of the finger picking and distributing parts, and through the DRC and LVS checks, a better timing optimization effect is achieved.
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2013
【分類號】：TP332.2

【共引文獻】

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本文編號：1742237