本文選題：FPGA　切入點：PCI　出處：《北京郵電大學(xué)》2013年碩士論文

【摘要】：隨著計算機應(yīng)用對帶寬需求的日益增長,PCI Express總線協(xié)議作為PCI-SIG規(guī)范并標(biāo)準(zhǔn)化的第三代高性能的IO總線技術(shù),擁有點到點的串行數(shù)據(jù)高速傳輸?shù)戎T多優(yōu)勢,成為未來總線技術(shù)的發(fā)展趨勢。 高速數(shù)據(jù)傳輸系統(tǒng)是指上位機服務(wù)器和下位機硬件平臺通過PCI Express橋芯片實現(xiàn)高速通信的DNS防火墻設(shè)備。本課題首先對PCI Express總線協(xié)議作了基本論述,然后對DNS防火墻系統(tǒng)從硬件、軟件和應(yīng)用程序三方面作了概述。最后重點對PCI Express橋芯片的設(shè)計作了詳細(xì)闡述。課題采用Altera芯片廠商的Cyclon IV GX系列的FPGA實現(xiàn),該FPGA內(nèi)嵌了PCIe的IP硬核,該硬核實現(xiàn)了PCI Express總線協(xié)議的事務(wù)層、數(shù)據(jù)鏈路層和物理層的功能,所以課題只需要對PCI Express協(xié)議的應(yīng)用層進行邏輯設(shè)計。應(yīng)用層邏輯設(shè)計實現(xiàn)了單包讀寫(PIO)通路和DMA讀寫通路兩種數(shù)據(jù)傳輸方式。 課題首先對高速數(shù)據(jù)傳輸系統(tǒng)進行需求分析,然后給出了基于FPGA的PCI Express橋芯片的設(shè)計方案,包括邏輯設(shè)計框圖、接口說明及總線時序等。在此基礎(chǔ)上,采用Verilog HDL硬件描述語言完成了應(yīng)用層的RTL代碼設(shè)計,實現(xiàn)了PIO通路和DMA通路功能。最后對高速數(shù)據(jù)傳輸系統(tǒng)進行系統(tǒng)級仿真驗證,測試結(jié)果表明：PCIExpress橋芯片采用X1通道,DMA通路的讀數(shù)據(jù)傳輸速率達到168MB/S,寫數(shù)據(jù)傳輸速率達到172MB/S,滿足上位機服務(wù)器和下位機硬件平臺進行高速通信的速率要求。此外,還根據(jù)需求擴展到X4通道獲得更高的傳輸速率。目前,DNS防火墻設(shè)備成功在線上部署,并得到廣泛應(yīng)用。
[Abstract]:With the increasing demand for bandwidth in computer applications, the PCI Express bus protocol, as the third generation of high-performance IO bus technology with PCI-SIG standardization and standardization, has many advantages such as point-to-point serial data high-speed transmission and so on. It has become the development trend of the future bus technology.
High speed data transmission system is a PC server and client hardware platform to realize the DNS firewall equipment high speed communication through the PCI Express bridge chip. This paper describes the basic principle of PCI Express bus protocol, and then the DNS firewall system from hardware, software and application in three aspects are summarized in detail on the design. PCI Express bridge chip. The last major project uses the Altera Cyclon GX series IV chip manufacturers to achieve the FPGA, the FPGA embedded PCIe IP core, the core to achieve PCI Express bus transaction layer, data link layer and physical layer, so we only need to PCI the application layer of Express protocol logic design. Application layer logic design to achieve a single package to read and write (PIO) pathway and DMA pathway to read and write two kinds of data transmission.
Firstly, the demand analysis of the high speed data transmission system, and then gives the design scheme of PCI Express bridge chip based on FPGA, including the logic diagram design, interface description and bus timing. On this basis, using Verilog HDL hardware description language to complete the RTL code design application layer, realizes the PIO pathway and DMA pathway function finally. The system simulation results of high-speed data transmission system, the test results show that the PCIExpress bridge chip X1 read channel, data transmission rate of the DMA pathway to 168MB/S, write the data transmission rate of 172MB/S, to meet the PC server and client hardware platform for high-speed communication. In addition, according to the demand expansion to X4 channel to obtain higher transmission rate. At present, the successful deployment of DNS firewall equipment online, and widely used.

【學(xué)位授予單位】：北京郵電大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2013
【分類號】：TP336

【參考文獻】

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本文編號：1711304